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通過之前的學(xué)習(xí)，CPU可以讀寫DDR3了，PL端的Master IP也可以讀寫DDR3了，那二者就可以以DDR3為紐帶，實現(xiàn)大批量數(shù)據(jù)交互傳輸。
這樣的話，整個系統(tǒng)將會有兩個master，即CPU和PL端的Master IP核，共同訪問操作一個Slave端即DDR3 Controllor。
本次實驗就是構(gòu)建一個這樣的驗證系統(tǒng)。當(dāng)然了在真正的工程系統(tǒng)中，還需要設(shè)計良好的讀寫同步，防止競爭沖突，這就屬于系統(tǒng)設(shè)計層面的了，本實驗依靠按鈕觸發(fā)有用戶來進(jìn)行讀寫同步。
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