幾十年來，平面互補金屬氧化物半導體 (CMOS) 集成芯片 (IC)技術遵循摩爾定律和登納德縮放定律。當物理極限在 2010年代初期開始讓這些趨勢動搖時，平面 CMOS 的發(fā)展只有一種方式：向上。當這種情況發(fā)生在20 納米 (nm) 以下節(jié)點時，布局設計規(guī)則和技術在復雜性和約束方面發(fā)生了巨大飛躍。 ?

FinFET基礎知識

FinFET——一種場效應晶體管（FET）——可以被設想為傳統的平面 CMOS 晶體管，其側面翻轉，以便柵極多晶硅可以在兩個表面上與源極和漏極連接。發(fā)生晶體管動作的垂直結構稱為“鰭”（Fin），由摻雜硅制成。 ? 鰭片可以構建在體硅上，在這種情況下，它們必須以與平面 CMOS 中大致相同的方式進行隔離。它們也可以位于絕緣層頂部，如絕緣體上硅 (SOI) CMOS 中的情況。柵極多晶硅的沉積方式是使其沿著鰭的一側向上延伸，越過頂部，然后向下延伸到另一側。溝道形成于多晶硅與鰭片接觸的任何地方。

? FinFET 技術有幾個含義。最重要的是，硅鰭片的高度和寬度尺寸是由制造工藝決定的，而不是由電路設計者決定的。這意味著每個晶體管的寬度尺寸是由柵極多晶硅穿過的鰭的數量而不是擴散形狀的寬度來設置的。因此，所有晶體管寬度都被量化為整數個鰭片交叉點（crossings），每個鰭片交叉點的寬度大約增加 10-100 nm，具體取決于工藝。 ? 此外，鰭片是在規(guī)則網格上制造的，并且所有塊中的所有鰭片必須與該網格對齊。這限制了晶體管在塊內以及布局內的塊的放置。此外，在最先進的技術節(jié)點中，柵極多晶硅帶也位于網格上，導致 X 和 Y 維度上的布局限制。 ? 已發(fā)布的 finFET 器件拆解顯示，鰭柵間距約為 30 nm ，多晶柵間距（也稱為接觸多晶間距）約為 50 nm。 ?

? 晶體管柵極多晶硅長度未量化 ，但受到嚴格限制。在大多數 finFET 技術中，僅允許兩種或三種柵極長度：一種用于最小或“核心”長度，一種用于中壓模擬和定制電路應用，一種用于輸入/輸出電路。 ? 與往常一樣，晶圓廠為存儲器陣列和支持設備提供特殊規(guī)則。這些規(guī)則通常允許陣列核心器件具有更高的密度，同時不會嚴重影響部分和全部良好的陣列良率。 ? 器件布局的基于網格的性質和有限的柵極長度選擇導致了 finFET掩模設計的第一條規(guī)則：規(guī)律性和均勻性影響器件性能，因此是布局設計規(guī)則所要求的。 ? ? ?

規(guī)劃的重要性

在定制半導體布局中，開始布局之前仔細、徹底的規(guī)劃一直是成功芯片設計的重要實踐。finFET 設計規(guī)則的引入對于防止在掩模設計的關鍵階段進行耗時且耗時的返工至關重要。 ?

2.1 終止或“完成”（Termination or “Finishing”） ? FinFET 技術設計規(guī)則不允許任意放置電路塊。除了器件和模塊布局的網格限制之外，所有模塊（從最小的運算放大器到大型知識產權 (IP)模塊，例如鎖相環(huán)和數據轉換器）都必須使用晶圓廠在其外圍端接或“完成” - 批準的端接結構。 ? 與往常一樣，基板（substrate）和任何 N-well都必須偏置。這些邊界和抽頭（boundary and tap）結構所需的面積很容易比包括例如幾個邏輯門或“天線”二極管的小結構大一個數量級。由于面積要求，在布局周期后期添加此類結構作為邏輯ECO或在發(fā)現路由天線時可能非常困難且耗時。

? 2.2 密度和密度梯度（Density and Density Gradients） ? 當今 finFET 技術中布局引起的變化的眾多原因之一是形狀密度和密度梯度。對于多晶硅柵極來說尤其如此，因此對最小密度、最大密度和密度梯度有嚴格的要求，在布局規(guī)劃時必須考慮這些要求。如果用于滿足這些與密度相關的基本規(guī)則的自動填充算法無法找到有效的解決方案，則可能需要耗時的手動填充工作，甚至可能需要重新定位大塊。 ? 當由最小柵極長度器件構建的塊被放置在由較長柵極器件構建的塊旁邊時，密度梯度約束就會生效。這種放置可能需要大的過渡區(qū)域或特殊的填充形狀以滿足密度梯度規(guī)則。 ?

雖然多晶硅和擴散密度規(guī)則對器件的電氣性能影響最大，但大多數金屬層也有最小和最大密度限制。在大多數情況下，自動填充算法將能夠為這些規(guī)則創(chuàng)建設計規(guī)則檢查（DRC）正確的解決方案。 ? 不過，創(chuàng)建不符合金屬密度規(guī)則且無法通過填充算法解決的 DRC 正確布局是可能的。這是另一種需要耗時的手動工作來修復密度違規(guī)的情況。為了避免這種情況發(fā)生，應將模擬填充算法納入較低級別的布局 DRC 檢查的一部分。 ?

2.3 擴散邊緣鄰近度（Diffusion Edge Proximity） ? 隨著 2000 年代初期普遍存在的淺溝槽隔離的出現，晶格應力（crystal lattice stress）對器件性能的影響變得眾所周知。事實上，許多技術有意在設備上引入拉/壓應力薄膜，以減輕甚至利用這些效應。 ? 在 finFET 布局中，擴散邊緣及其淺溝槽隔離與有源柵極的接近會產生晶格應力，從而顯著降低該器件的性能。因此，晶圓廠強烈建議在有源器件和擴散區(qū)域邊緣之間遵守一定的特定距離或多晶硅節(jié)距數量。由于擴散中的任何中斷都需要這種間距，因此觀察稱為連續(xù)擴散的做法通常會更有效。 ?

? 在這種方法中，器件之間的空間填充有處于斷電狀態(tài)而不是擴散中斷狀態(tài)的虛擬器件。請注意，更改鰭片數量還需要擴散中斷或虛擬器件，因此大多數模塊設計為每個器件使用一致數量的鰭片，并且器件寬度由柵極指的數量設置。這些約束導致基于行的布局，給定行中的器件都具有相同數量的鰭片。 ?

此外，為了遵守終止規(guī)則，每行在與柵極多晶硅正交的方向上具有相同的長度。具有相同鰭片數量的虛擬器件放置在功能晶體管和行末端的終端結構之間。必須考慮這些器件并將其包含在原理圖中，以通過 LVS 檢查，并向電路設計人員提供有關從有源擴散到電源的泄漏的信息。 ? 另一種眾所周知的鄰近效應，即 N-well邊緣鄰近效應，通常不被認為是 finFET 布局中變異的重要來源。這可能是連續(xù)擴散實踐有效地強制 N-well邊緣和有源器件之間的最小間距的結果。

? 2.4 前端形狀切口（Front-End Shape Cuts）

? 隨著 finFET 塊布局的形成，出現了一種規(guī)則結構，在若干倍的鰭片間距上具有間隔一致的擴散行。多晶硅柵極將呈長條狀，與所有擴散行正交。為了將條帶分成單獨的晶體管柵極，在布局中使用與多晶硅條正交的多晶硅切割形狀。這些形狀允許多晶硅以比拉制多晶硅形狀所需的最小間距或終止更小的間距斷裂。 ? 可以以相同的方式產生擴散接觸斷裂。雖然設計規(guī)則限制了切割形狀的位置和尺寸，但它們的幾何形狀可以具有一定的靈活性，如果布局設計者知道如何應用它，則可以用來減少寄生效應或增加密度。 ?

? 2.5 路由前的前端DRC（Front-End DRC Before Routing）

在進行任何金屬布線之前，必須對層次結構中每一層的電路塊進行前端設計規(guī)則合規(guī)性測試，這一點至關重要。重新加工塊以滿足終止、連續(xù)擴散、密度規(guī)則和切割形狀放置等許多限制是很困難且耗時的，而不必擔心重新布線和重新排列電網結構。 ? 應在準備好的測試臺布局中就地測試極低級單元（例如標準邏輯門）的前端 DRC 合規(guī)性。然后，可以在 IC 掩模設計中看到并糾正與典型相鄰單元的任何違規(guī)行為。例如，當切割形狀靠近單元邊緣放置時，它們可以與相鄰單元中的切割形狀相互作用，以創(chuàng)建面積小于設計規(guī)則允許的形狀。 ?

2.6 多圖案（Multi-Patterning）

? 堆疊底部最靠近器件的金屬層必須在間距上或非?？拷捚投嗑Ч栝g距。這意味著這些層的金屬間距應該是該工藝可以支持的最精細的幾何形狀?，F代技術通過稱為自對準雙重圖案化的多重圖案化技術來實現這一點。還實踐了需要三重或四重圖案的更復雜的方法。 ? 雙圖案化要求金屬堆疊的前幾層中的形狀被“著色” （colored），給定層上的不同顏色的形狀在工藝的不同步驟中被掩蔽和沉積。設計完成后，可以通過算法進行著色，但在定制IC布局中，著色通常是手動完成的，以最大限度地提高密度并優(yōu)化電氣特性。 ? 例如，Metal1 ColorA 的最小間距可能是 50納米 (nm)。Metal1 ColorA 與 Metal1 ColorB 交替使用可能會產生 25 nm 的間距，從而有效地將金屬密度和載流能力加倍。 ? 在典型的工藝中，前幾個金屬層需要著色（cloring），用于互連各層的通孔也需要著色。在大多數情況下，金屬形狀的手動著色解決方案將由布局設計師“鎖定”，這意味著設計流程中稍后使用的算法無法更改著色。 ? 該策略為寄生效應提供了可重復性和可預測性，但代價是一些不太激進的設計規(guī)則。由于大多數設計中的數量龐大，通孔和觸點通常被放置為彩色但“解鎖”，并且著色算法設置最終顏色。 ?

? 2.7?電遷移和歐姆降（Electromigration and Ohmic Drops）

從平面互補金屬氧化物半導體 (CMOS)過渡到 finFET 的主要目的是讓更多器件進入給定區(qū)域。這種轉變對電遷移和紅外或歐姆壓降等不良機制產生了深遠的影響。晶體管密度的增加直接導致功率密度的增加。這意味著更多的電流流過器件附近堆疊中非常薄、間距緊密的導體和觸點。它還允許設備本身提供更多電流。 ? 由于這些原因，在開始布局之前考慮這些影響并在布局完成后制定分析和減輕這些影響的計劃至關重要。在某些情況下，在規(guī)劃階段進行的初步分析會導致單個器件所使用的鰭片數量受到限制。由于電流消耗和由此產生的局部 IR 壓降，性能電路通常不會有多個鰭片（常見數量為四個） 。 ?

基于行的布局通常會配置為在行之間共享電源總線，這是在預測金屬中的 IR 壓降和電遷移時必須考慮的特性。 ? 另一個關鍵的考慮因素是器件本身的自熱以及器件正上方金屬中加速電遷移可靠性故障的影響。這種考慮對于基于絕緣體上硅 (SOI) 技術的finFET 尤為重要，因為 SOI 層的熱導率通常比體硅低100倍。

? 2.8 無源元件（Passive Components） ? 所有 IC 中都包含模擬、I/O 或其他“特殊”塊，而 finFET 技術提供了這些塊所需的一組有限組件。特別值得注意的是薄膜電阻器。某些技術提供的基層電阻器無法將CMOS 器件放置在同一區(qū)域。其他器件則提供中線電阻器，允許下方的 CMOS 組件阻礙堆棧中高金屬層上的信號和電源布線，這是設計人員在進行布局規(guī)劃和設計電源傳輸方案時必須考慮到的 一個重大缺點。

? 堆疊在金屬氧化物半導體 (MOS)帽上的指狀帽通常作為工藝設計套件 (PDK)中的參數化單元(PCell)提供。這些電容器每單位面積具有不錯的電容。也可以使用薄化電介質帽，但需要額外的工藝步驟。采用電荷再分配數模轉換器的超高速數據轉換器可能需要1 皮法量級的非常小的單位電容器。此外，PDK還為帶隙參考電池和溫度傳感器提供典型的PNP BJT 。 ? ? ?

下一步是什么？

FinFET掩模布局很快就會迎來下一個重大技術突破，下一代技術被稱為“環(huán)繞柵極”，其中柵極材料完全包圍源極和漏極。它將采用硅納米片的形式——硅源極/漏極片的堆疊，柵極材料完全包裹在它們周圍。 ? 這是設備設計中字面“上升趨勢”的明顯延續(xù)。這一趨勢預計將推動下一個創(chuàng)新，包括“堆疊式 CMOS ” ，其中p 溝道 MOS 和 n 溝道 MOS垂直堆疊在一起，而不是并排。與此同時，預計通過硅通孔連接到器件的背面電源/接地也將成為主流。?

審核編輯：黃飛

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