雖然很多人對DRAM不太熟悉，但是DRAM卻并非新奇玩意兒。因為，在使用電腦的時候，我們都在和DRAM打交道。為增進(jìn)大家對DRAM的認(rèn)識程度，本文將基于兩點對DRAM予以介紹：1.DRAM的組織方式介紹，2.DRAM模塊介紹。如果你對DRAM及其相關(guān)知識具有興趣，不妨繼續(xù)往下閱讀哦。

一、DRAM組織方式介紹

隨著系統(tǒng)對內(nèi)存容量、帶寬、性能等方面的需求提高，系統(tǒng)會接入多個 DRAM Devices。而多個 DRAM Devices 不同的組織方式，會帶來不同的效果。本文將對不同的組織方式及其效果進(jìn)行簡單介紹。

1. Single Channel DRAM Controller 組織方式

Single Channel 指 DRAM Controller 只有一組控制和數(shù)據(jù)總線。 在這種場景下，DRAM Controller 與單個或者多個 DRAM Devices 的連接方式如下所示：

1.1 連接單個 DRAM Device

Single Channel 連接單個 DRAM Device 是最常見的一種組織方式。 由于成本、工藝等方面的因素，單個 DRAM Device 在總線寬度、容量上有所限制，在需要大帶寬、大容量的產(chǎn)品中，通常接入多個 DRAM Devices。

1.2 連接多個 DRAM Devices

上圖中，多個 DRAM Devices 共享控制和數(shù)據(jù)總線，DRAM Controller 通過 Chip Select 分時單獨訪問各個 DRAM Devices。此外，在其中一個 Device 進(jìn)入刷新周期時，DRAM Controller 可以按照一定的調(diào)度算法，優(yōu)先執(zhí)行其他 Device 上的訪問請求，提高系統(tǒng)整體內(nèi)存訪問性能。

NOTE：CS0 和 CS1 在同一時刻，只有一個可以處于使能狀態(tài)，即同一時刻，只有一個 Device 可以被訪問。

上述的這種組織方式只增加總體容量，不增加帶寬。下圖中描述的組織方式則可以既增加總體容量，也增加帶寬。

上圖中，多個 DRAM Devices 共享控制總線和 Chip Select 信號，DRAM Controller 同時訪問每個 DRAM Devices，各個 Devices 的數(shù)據(jù)合并到一起，例如 Device 1 的數(shù)據(jù)輸出到數(shù)據(jù)總線的 DATA［0:7］ 信號上，Device 2 的數(shù)據(jù)輸出到數(shù)據(jù)總線的 DATA［8:15］ 上。這樣的組織方式下，訪問 16 bits 的數(shù)據(jù)就只需要一個訪問周期就可以完成，而不需要分解為兩個 8 bits 的訪問周期。

2. MulTI Channel DRAM Controller 組織方式

MulTI Channel 指 DRAM Controller 只有多組控制和數(shù)據(jù)總線，每一組總線可以獨立訪問 DRAM Devices。 在這種場景下，DRAM Controller 與 DRAM Devices 的連接方式如下所示：

2.1 連接 Single Channel DRAM Devices

這種組織方式的優(yōu)勢在于多個 Devices 可以同時工作，DRAM Controller 可以對不同 Channel 上的 Devices 同時發(fā)起讀寫請求，提高了讀寫請求的吞吐率。

NOTE：CS0 和 CS1 在同一時刻，可以同時處于使能狀態(tài)，即同一時刻，兩個 Devices 可以同時被訪問。

2.2 連接 MulTI Channel DRAM Device

在一些 DRAM 產(chǎn)品中，例如 LPDDR3、LPDDR4 等，引入了 MulTI Channel 的設(shè)計，即一個 DRAM Devices 中包括多個 Channel。這樣就可以在單個 Device 上達(dá)成 Multi Channel 同時訪問的效果，最終帶來讀寫請求吞吐率的提升。

二、DRAM模塊

DRAM 的英文全稱是“Dynamic RAM”，翻譯成中文就是“動態(tài)隨機(jī)存儲器”。。DRAM 只能將數(shù)據(jù)保持很短的時間。為了保持?jǐn)?shù)據(jù)，DRAM 必須隔一段時間刷新（refresh）一次。如果存儲單元沒有被刷新，數(shù)據(jù)就會丟失。 DRAM用于通常的數(shù)據(jù)存取。我們常說內(nèi)存有多大，主要是指DRAM的容量。

所有的DRAM基本單位都是由一個晶體管和一個電容器組成。請看下圖：

上圖只是DRAM一個基本單位的結(jié)構(gòu)示意圖：電容器的狀態(tài)決定了這個DRAM單位的邏輯狀態(tài)是1還是0，但是電容的被利用的這個特性也是它的缺點。一個電容器可以存儲一定量的電子或者是電荷。一個充電的電容器在數(shù)字電子中被認(rèn)為是邏輯上的1，而“空”的電容器則是0。電容器不能持久的保持儲存的電荷，所以內(nèi)存需要不斷定時刷新，才能保持暫存的數(shù)據(jù)。電容器可以由電流來充電——當(dāng)然這個電流是有一定限制的，否則會把電容擊穿。同時電容的充放電需要一定的時間，雖然對于內(nèi)存基本單位中的電容這個時間很短，只有大約0.2-0.18微秒，但是這個期間內(nèi)存是不能執(zhí)行存取操作的。

DRAM制造商的一些資料中顯示，內(nèi)存至少要每64ms刷新一次，這也就意味著內(nèi)存有1%的時間要用來刷新。內(nèi)存的自動刷新對于內(nèi)存廠商來說不是一個難題，而關(guān)鍵在于當(dāng)對內(nèi)存單元進(jìn)行讀取操作時保持內(nèi)存的內(nèi)容不變——所以DRAM單元每次讀取操作之后都要進(jìn)行刷新：執(zhí)行一次回寫操作，因為讀取操作也會破壞內(nèi)存中的電荷，也就是說對于內(nèi)存中存儲的數(shù)據(jù)是具有破壞性的。所以內(nèi)存不但要每64ms刷新一次，每次讀操作之后也要刷新一次。這樣就增加了存取操作的周期，當(dāng)然潛伏期也就越長。 SRAM，靜態(tài)（Static）RAM不存在刷新的問題，一個SRAM基本單元包括4個晶體管和2個電阻。它不是通過利用電容充放電的特性來存儲數(shù)據(jù)，而是利用設(shè)置晶體管的狀態(tài)來決定邏輯狀態(tài)——同CPU中的邏輯狀態(tài)一樣。讀取操作對于SRAM不是破壞性的，所以SRAM不存在刷新的問題。

SRAM不但可以運行在比DRAM高的時鐘頻率上，而且潛伏期比DRAM短的多。SRAM僅僅需要2到3個時鐘周期就能從CPU緩存調(diào)入需要的數(shù)據(jù)，而DRAM卻需要3到9個時鐘周期（這里我們忽略了信號在CPU、芯片組和內(nèi)存控制電路之間傳輸?shù)臅r間）。
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