FIFO設(shè)計—同步FIFO

0 寫在前面

FIFO可根據(jù)讀寫時鐘是否為同一時鐘域可分為同步FIFO和異步FIFO，本文主要介紹同步FIFO

1 什么是FIFO

FIFO全稱 First In First Out，即先進先出。

FIFO主要用于以下幾個方面：

跨時鐘域數(shù)據(jù)傳輸
將數(shù)據(jù)發(fā)送到芯片外之前進行緩沖，如發(fā)送到DRAM或SRAM
存儲數(shù)據(jù)以備后用

FIFO是異步數(shù)據(jù)傳輸時常用的存儲器，多bit數(shù)據(jù)異步傳輸時，無論是從快時鐘域到慢時鐘域，還是從慢時鐘域到快時鐘域，都可以使用FIFO處理。

2 重要參數(shù)

FIFO中重要的參數(shù)有深度、寬度、空標志、滿標志、讀時鐘、讀時針、寫時鐘和寫時針

我看到過一個很形象的比喻：

把FIFO比作汽車進入一個單向行駛的隧道，隧道兩端都有一個門進行控制，FIFO寬度就是這個隧道單向有幾個車道，FIFO的深度就是一個車道能容納多少輛車，當隧道內(nèi)停滿車輛時，這就是FIFO的滿標志，當隧道內(nèi)沒有一輛車時，這便是空標志

**讀時鐘：**讀操作所遵循的時鐘，時鐘沿到來時讀取數(shù)據(jù)

**寫時鐘：**寫操作所遵循的時鐘，時鐘沿到來時寫入數(shù)據(jù)

**讀指針：**指向下一個要讀出的地址，讀完自動加1

**寫指針：**指向下一個要寫入地址，寫完自動加1

下面從FIFO接口開始說起，下圖適用于任何FIFO的基本接口框圖

FIFO基本接口

FIFO可分為讀數(shù)據(jù)一端和寫數(shù)據(jù)一端

wr_en和rd_en分別為寫/讀使能端，就像上面隧道的例子，兩個使能端就好像是兩邊的門，只有門打開的時候才允許車輛進出
wr_data和rd_data分別是要寫入FIFO的數(shù)據(jù)和要從FIFO中讀取的數(shù)據(jù)
fifo_full和fifo_empty分別為FIFO的滿/空標志位

3 FIFO設(shè)計的重要原則

任何FIFO都不要向滿FIFO中寫入數(shù)據(jù)（寫溢出）
任何FIFO都不要從空FIFO中讀取數(shù)據(jù)（讀溢出）

FIFO設(shè)計的核心便是空滿的判斷，如何判斷FIFO是否寫滿（或讀空），這里我們可以利用地址指針，如下圖：

讀空狀態(tài)

每寫入一次數(shù)據(jù)，寫地址指針會加1，每讀取一次數(shù)據(jù)，讀地址指針會加1

就像上圖所示， 當讀地址指針追上寫地址指針 ，F(xiàn)IFO便是讀空狀態(tài)

同理， 當寫地址指針再次追上讀地址指針 ，F(xiàn)IFO便是寫滿狀態(tài)，就像下圖

寫滿狀態(tài)

4 同步FIFO設(shè)計

先直接給出Verilog代碼

module syn_fifo(clk, rstn, wr_en, rd_en, wr_data, rd_data, fifo_full, fifo_empty);

    //參數(shù)定義
    parameter   width = 8;
    parameter   depth = 8;
    parameter   addr  = 3;

    //輸入信號
    input   clk;    //時鐘信號
    input   rstn;   //下降沿復(fù)位
    input   wr_en;  //寫入使能
    input   rd_en;  //讀取使能

    //數(shù)據(jù)信號
    input   [width - 1 : 0] wr_data;    //寫數(shù)據(jù)
    output  [width - 1 : 0] rd_data;    //讀數(shù)據(jù)

    reg [width - 1 : 0] rd_data;

    //空滿判斷信號
    output  fifo_full;
    output  fifo_empty;

    //定義一個計數(shù)器，用于判斷空滿
    reg [$clog2(depth): 0] cnt;

    //定義讀寫地址
    reg [depth - 1 : 0] wr_ptr;
    reg [depth - 1 : 0] rd_ptr;

    //定義一個寬度為為width，深度為depth的fifo
    reg [width - 1 : 0] fifo [depth - 1 : 0];

    //寫地址操作
    always @ (posedge clk or negedge rstn) begin
        if(!rstn)
            wr_ptr <= 0;
        else if(wr_en && !fifo_full)    //寫使能，且fifo未寫滿
            wr_ptr <= wr_ptr + 1;
        else
            wr_ptr <= wr_ptr;
    end

    //讀地址操作
    always @ (posedge clk or negedge rstn) begin
        if(!rstn)
            rd_ptr <= 0;
        else if(rd_en && !fifo_empty)   //讀使能，且fifo不為空
            rd_ptr <= rd_ptr + 1;
        else
            rd_ptr <= rd_ptr;
    end

    //寫數(shù)據(jù)
    integer i;

    always @ (posedge clk or negedge rstn) begin
        if(!rstn) begin //復(fù)位清空fifo
            for(i = 0; i < depth; i = i + 1)
                fifo[i] <= 0;
        end
        else if(wr_en)  //寫使能時將數(shù)據(jù)寫入fifo
            fifo[wr_ptr] <= wr_data;
        else    //否則保持
            fifo[wr_ptr] <= fifo[wr_ptr];
    end

    //讀數(shù)據(jù)
    always @ (posedge clk or negedge rstn) begin
        if(!rstn)
            rd_data <= 0;
        else if (rd_en)
            rd_data <= fifo[rd_ptr];    //從fifo中讀取數(shù)據(jù)
        else
            rd_data <= rd_data;
    end

    //輔助計數(shù)，用于判斷空滿
    always @ (posedge clk or negedge rstn) begin
        if(!rstn)
            cnt <= 0;
        else if (wr_en && !rd_en && !fifo_full) //有效的只寫入
            cnt <= cnt + 1;
        else if (!wr_en && rd_en && !fifo_empty) //有效的只讀取
            cnt <= cnt - 1;
        else 
            cnt <= cnt;
    end

    //空滿判斷
    assign fifo_full = (cnt == depth)? 1 : 0;
    assign fifo_empty = (cnt == 0) ? 1 : 0;
endmodule

下面是tb測試文件

module syn_fifo_tb;
    reg clk, rstn;
    reg wr_en, rd_en;

    wire fifo_full, fifo_empty;

    reg [7 : 0] wr_data;
    wire    [7 : 0] rd_data;


    //生成波形
    initial begin
        $fsdbDumpfile("wave.fsdb");
        $fsdbDumpvars(0, myfifo);
        $fsdbDumpon();
    end

    //例化
    syn_fifo myfifo(
        .clk(clk),
        .rstn(rstn),
        .wr_en(wr_en),
        .rd_en(rd_en),
        .fifo_full(fifo_full),
        .fifo_empty(fifo_empty),
        .wr_data(wr_data),
        .rd_data(rd_data)
    );

    initial begin
        rstn = 1;
        wr_en = 0;
        rd_en = 0;


        repeat(2) @(negedge clk);  
        rstn = 0;

        @(negedge clk);  
        rstn = 1;

        @(negedge clk);  
        wr_data = {$random}%60;
        wr_en = 1;

        repeat(2) @ (negedge clk);
        wr_data = {$random}%60;

        @(negedge clk);
        wr_en = 0;
        rd_en = 1;
        
        repeat(4) @ (negedge clk);
        rd_en = 0;
        wr_en = 1;
        wr_data = {$random}%60;

        repeat(5) @ (negedge clk);
        wr_data = {$random}%60;
        
        repeat(2) @ (negedge clk);
        wr_en = 0;
        rd_en = 1;
        
        repeat(2) @ (negedge clk);
        rd_en = 0;
        wr_en = 1;
        wr_data = {$random}%60;

        repeat(3) @ (negedge clk);
        wr_en = 0;

        #50 $finish;
    end

    initial begin
        clk = 0;
        forever #5 clk = ~clk;
    end
endmodule