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FPGA設(shè)計論壇

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集成電路相關(guān)專業(yè)哪家強?

2022年6月18日,2022軟科中國大學(xué)專業(yè)排名正式發(fā)布。此次排名,共有990所高校的30242個....
的頭像 FPGA設(shè)計論壇 發(fā)表于 11-11 12:25 ?4377次閱讀

FPGA拆解FPGA芯片,帶你深入了解其原理

現(xiàn)場可編程門陣列(FPGA)可以實現(xiàn)任意數(shù)字邏輯,從微處理器到視頻生成器或加密礦機,一應(yīng)俱全。FPG....
的頭像 FPGA設(shè)計論壇 發(fā)表于 11-10 12:15 ?3882次閱讀

FPGA設(shè)計需注意的方方面面

不管你是一名邏輯設(shè)計師、硬件工程師或系統(tǒng)工程師,甚或擁有所有這些頭銜,只要你在任何一種高速和多協(xié)議的....
的頭像 FPGA設(shè)計論壇 發(fā)表于 11-10 11:20 ?1336次閱讀

如果在FPGA設(shè)計中不允許latch中現(xiàn),又如何避免呢?

觸發(fā)器(flip-flop)是邊沿敏感的存儲單元,數(shù)據(jù)存儲的動作(狀態(tài)轉(zhuǎn)換)由某一信號的上升或者下降....
的頭像 FPGA設(shè)計論壇 發(fā)表于 11-08 15:07 ?1824次閱讀

zynq和fpga區(qū)別快速認識Zynq開發(fā)

PL端和PS端一般通過AXI4總線通信,使用AXI4的PL模塊會有相應(yīng)c驅(qū)動文件,用于PL端模塊的控....
的頭像 FPGA設(shè)計論壇 發(fā)表于 11-04 10:51 ?19857次閱讀

數(shù)學(xué)運算在FPGA中的實現(xiàn)方式

FPGA以擅長高速并行數(shù)據(jù)處理而聞名,從有線/無線通信到圖像處理中各種DSP算法,再到現(xiàn)今火爆的AI....
的頭像 FPGA設(shè)計論壇 發(fā)表于 10-31 14:48 ?4295次閱讀

深入了解FPGA廠商并掌握FPGA編程語言

基于以上測試,我大膽預(yù)測是示波器的問題,也不能說是示波器的問題吧,估計是沒有這種的應(yīng)用場景。然后我有....
的頭像 FPGA設(shè)計論壇 發(fā)表于 10-20 14:44 ?1574次閱讀

在FPGA中利用CORDIC算法IP核實現(xiàn)三角函數(shù)關(guān)系的轉(zhuǎn)換

在FPGA硬件實現(xiàn)CORDIC的邏輯其實是很簡單的,就是設(shè)置好輸入輸出的位寬,然后建立好對應(yīng)的精度表....
的頭像 FPGA設(shè)計論壇 發(fā)表于 10-17 11:58 ?5379次閱讀

FPGA浮點數(shù)轉(zhuǎn)化為定點數(shù)方法

FPGA在常規(guī)運算時不能進行浮點運算,只能進行定點整型運算,在處理數(shù)據(jù)的小數(shù)乘加運算和除法運算時FP....
的頭像 FPGA設(shè)計論壇 發(fā)表于 10-13 16:23 ?6311次閱讀

FPGA靜態(tài)時序分析詳解

靜態(tài)時序分析簡稱STA,它是一種窮盡的分析方法,它按照同步電路設(shè)計的要求,根據(jù)電路網(wǎng)表的拓撲結(jié)構(gòu),計....
的頭像 FPGA設(shè)計論壇 發(fā)表于 09-27 14:45 ?4167次閱讀

VHDL和Verilog中數(shù)組定義、初始化、賦值方法

方法:實際應(yīng)用里,通常需要在上電復(fù)位過程中對變量進行初始化,如果數(shù)組個數(shù)少時,直接賦初始值即可,但是....
的頭像 FPGA設(shè)計論壇 發(fā)表于 09-23 14:20 ?13988次閱讀

FPGA開發(fā)流程的物理含義和實現(xiàn)目標

從圖1 FPGA開發(fā)流程中的主干線上分離出第一步設(shè)計輸入橫向環(huán)節(jié),并做了進一步的細節(jié)的處理,如圖2,....
的頭像 FPGA設(shè)計論壇 發(fā)表于 09-20 10:46 ?1623次閱讀

D觸發(fā)器實現(xiàn)的原理

上圖是用與非門實現(xiàn)的D觸發(fā)器的邏輯結(jié)構(gòu)圖,CP是時鐘信號輸入端,S和R分別是置位和清零信號,低有效;....
的頭像 FPGA設(shè)計論壇 發(fā)表于 09-19 15:22 ?6810次閱讀

雙線性插值算法的講解

在雙線性插值中,我們現(xiàn)在找x0', y0'所在位置旁邊的四個點,再根據(jù)這四個點與....
的頭像 FPGA設(shè)計論壇 發(fā)表于 09-19 10:25 ?4403次閱讀

淺析標準的Verilog對語句有兩種分組方式

標準的Verilog對語句有兩種分組方式——使用begin…end或fork…join,begin…....
的頭像 FPGA設(shè)計論壇 發(fā)表于 09-14 11:02 ?1389次閱讀
淺析標準的Verilog對語句有兩種分組方式

移位寄存器的設(shè)計與實現(xiàn)

移位寄存器的功能和電路形式較多,按移位方向分有左移、右移、和雙向移位寄存器;按接收數(shù)據(jù)方式分為串行輸....
的頭像 FPGA設(shè)計論壇 發(fā)表于 09-06 11:35 ?5899次閱讀

DDS信號發(fā)生器的理解與實現(xiàn)

DDS信號發(fā)生器采用直接數(shù)字頻率合成(Direct Digital Synthesis,簡稱DDS)....
的頭像 FPGA設(shè)計論壇 發(fā)表于 09-01 15:21 ?3682次閱讀

Verilog中clk為什么要用posedge,而不用negedge

在ModelSim仿真中,時鐘是很嚴格的,但是在真實的晶振所產(chǎn)生的clock卻是不嚴格的,比如高電平....
的頭像 FPGA設(shè)計論壇 發(fā)表于 08-31 15:51 ?5522次閱讀

關(guān)于DDR3地址的容量計算

bank是存儲庫的意思,也就是說,一塊內(nèi)存內(nèi)部劃分出了多個存儲庫,訪問的時候指定存儲庫編號,就可以訪....
的頭像 FPGA設(shè)計論壇 發(fā)表于 08-30 14:40 ?3232次閱讀

編輯與改寫IP核源文件的方法

有些時候,根據(jù)設(shè)計需求可能會想要修改IP核生成的源文件(只能修改未加密文件),包括HDL文件和XDC....
的頭像 FPGA設(shè)計論壇 發(fā)表于 08-25 14:38 ?4499次閱讀

在工程中學(xué)習(xí)到的各種時序約束技巧

推薦使用Xilinx language templates的代碼塊,這里的代碼能夠綜合出正確且結(jié)構(gòu)簡....
的頭像 FPGA設(shè)計論壇 發(fā)表于 08-15 14:15 ?1910次閱讀

m序列簡介及性質(zhì)說明

m序列是目前廣泛應(yīng)用的一種偽隨機序列,其在通信領(lǐng)域有著廣泛的應(yīng)用,如擴頻通信,衛(wèi)星通信的碼分多址,數(shù)....
的頭像 FPGA設(shè)計論壇 發(fā)表于 08-15 09:36 ?20244次閱讀

FIFO的使用介紹

FIFO的使用非常廣泛,一般用于不同時鐘域之間的數(shù)據(jù)傳輸,或者用于不同數(shù)據(jù)寬度之間的數(shù)據(jù)匹配。在實際....
的頭像 FPGA設(shè)計論壇 發(fā)表于 08-14 10:49 ?6771次閱讀

CAN總線為什么要有兩個120Ω的終端電阻

高速CAN所加的兩個120歐的電阻實際上模擬的是線束連接無窮遠的時候在傳輸線上產(chǎn)生的特性阻抗(而不是....
的頭像 FPGA設(shè)計論壇 發(fā)表于 08-13 10:39 ?12228次閱讀

時鐘周期約束詳細介紹

時鐘周期約束:?時鐘周期約束,顧名思義,就是我們對時鐘的周期進行約束,這個約束是我們用的最多的約束了....
的頭像 FPGA設(shè)計論壇 發(fā)表于 08-05 12:50 ?5166次閱讀

PCIe的DMA介紹

DMA(Direct Memory Access),直接內(nèi)存訪問,在該模式下,數(shù)據(jù)傳送不是由CPU負....
的頭像 FPGA設(shè)計論壇 發(fā)表于 08-03 14:15 ?7144次閱讀

跨時鐘域信號處理問題

如果在后一級的判斷電路把低于VOL電壓判斷為0,把高于VOH的電壓判斷為1,那么在輸入VIL–VLH....
的頭像 FPGA設(shè)計論壇 發(fā)表于 07-21 14:44 ?2327次閱讀

DC-SCM是什么 為什么要使用DC-SCM

DC-SCM是OCP硬件管理項目的一個子項目。DC-SCM實施模塊化服務(wù)器管理,包含了已存儲在典型處....
的頭像 FPGA設(shè)計論壇 發(fā)表于 07-11 09:50 ?6074次閱讀

FPGA中實現(xiàn)對數(shù)運算的方法

下面介紹使用IP核floating-point來計算對數(shù),該IP計算對數(shù)時,計算的是Ln(A)(A是....
的頭像 FPGA設(shè)計論壇 發(fā)表于 07-06 14:52 ?6474次閱讀

DDR3約束規(guī)則與IP核時鐘需求

FPGA端掛載DDR時,對FPGA引腳的約束和選擇并不是隨意的,有一定的約束規(guī)則,一般可以通過利用v....
的頭像 FPGA設(shè)計論壇 發(fā)表于 07-03 17:20 ?6569次閱讀