一文詳解Xilin的FPGA時鐘結(jié)構(gòu)
?xilinx 的 FPGA 時鐘結(jié)構(gòu)，7 系列 FPGA 的時鐘結(jié)構(gòu)和前面幾個系列的時鐘結(jié)構(gòu)有了很....
PCIe與PCI之間的區(qū)別
PCIe（Peripheral Component Interconnect Express）是繼I....
鎖相環(huán)的一些概念
鎖相環(huán)的鎖定是指鎖相環(huán)的輸出頻率等于輸入頻率，而輸出信號的相位跟隨輸入信號的變化而變化。
小編科普一下關(guān)于鎖相環(huán)的一些概念
捕獲，是指從輸入信號加到鎖相環(huán)輸入端開始開始，一直到環(huán)路達(dá)到鎖定的全過程。
如何得到LUT與REG的使用比例
一、如何得到LUT與REG的使用比例 riple 我們先看一個FPGA工程的編譯結(jié)果報告： 在這個報....
三種高速乘法器實現(xiàn)原理
隨著3G技術(shù)的發(fā)展，關(guān)于圖像、語音、加密等數(shù)字信號處理技術(shù)隨處可見，而且信號處理的實時性也要求越高。....
硬件中常見的基本存儲元件的定義
鎖存器是電平觸發(fā)的存儲單元，數(shù)據(jù)存儲的動作取決于輸入時鐘（或者使能）信號的電平值，僅當(dāng)鎖存器處于使能....
Vivado使用技巧時鐘的基礎(chǔ)知識
波形（waveform）以列表的形式給出，表中包含上升沿和下降沿在周期中的絕對時間，以ns為單位；第....
Vivado設(shè)計約束功能概述
XDC約束可以用一個或多個XDC文件，也可以用Tcl腳本實現(xiàn)；XDC文件或Tcl腳本都要加入到工程的....
LVDS電平以及LVDS25電平能否約束到這個BANK上呢？
當(dāng)兩個banks的I/O口作為LVDS電平時，HR banks的I/O電壓VCCO只能為2.5V，H....
xilinx core generator里面的block ram介紹
CORE Generator里有很多的IP核，適合用于各方面的設(shè)計。一般來說，它包括了：基本模塊，通....
D觸發(fā)器為什么能對數(shù)據(jù)延遲一個時鐘周期
D觸發(fā)器在FPGA里用得很多，但我經(jīng)常無法理解D觸發(fā)器為什么能對數(shù)據(jù)延遲一個時鐘周期（打一拍）。下面....
詳解邏輯單元的內(nèi)部結(jié)構(gòu)
邏輯單元（Logic Element，LE）在FPGA器件內(nèi)部，用于完成用戶邏輯的最小單元。一個邏輯....
RapidIO：一種高性能、 低引腳數(shù)、 基于數(shù)據(jù)包交換的互連體系結(jié)構(gòu)
PCI是廣泛用于計算機內(nèi)器件互連的技術(shù)。傳統(tǒng)PCI技術(shù)也采樣類似于上述存儲器接口的并行總線方式，如T....
VIO在chipscope上的使用
一般情況下ILA和VIO都是用在chipscope上使用，VIO可以作為在chipscope時模擬I....
數(shù)字信號數(shù)據(jù)截位誤差抑制方法
FPGA數(shù)據(jù)在進(jìn)行乘加過程中會面臨這數(shù)據(jù)位寬變大的問題，然而硬件資源是有限的，需要對數(shù)據(jù)最終位寬進(jìn)行....
CAN通信物理層和協(xié)議層簡介
CAN與串口類似，都是異步通信，利用兩根差分線來進(jìn)行信號的傳輸。
基于FPGA的以太網(wǎng)協(xié)議
是千兆網(wǎng)的MII接口，這個也有相應(yīng)的RGMII接口，表示簡化了的GMII接口；GMII是8bit并行....
如何對xilinx FPGA進(jìn)行bit文件加密
AES即高級加密標(biāo)準(zhǔn)，是一種區(qū)塊加密，當(dāng)然也是對稱加密。區(qū)塊固定為128bit，秘鑰為128，192....
在FPGA設(shè)計中可以用LUT組建分布式的RAM
舉一個簡單的例子，如果要實現(xiàn)一個6*1的mux可以用一個6輸入的LUT或者是2個4輸入的LUT來實現(xiàn)....
ASIC/FPGA設(shè)計中的CDC問題分析
CDC(不同時鐘之間傳數(shù)據(jù))問題是ASIC/FPGA設(shè)計中最頭疼的問題。CDC本身又分為同步時鐘域和....
一文詳細(xì)了解流水線設(shè)計
流水線設(shè)計就是將組合邏輯系統(tǒng)地分割，并在各個部分（分級）之間插入寄存器，并暫存中間數(shù)據(jù)的方法。目的是....
FPGA學(xué)習(xí)-基于FIFO的行緩存結(jié)構(gòu)
在FPGA中對圖像的一行數(shù)據(jù)進(jìn)行緩存時，可以采用FIFO這一結(jié)構(gòu)，如上圖所示，新一行圖像數(shù)據(jù)流入到F....
SDRAM控制器詳解
上圖中，把SDRAM用到的所有指令都羅列出來了，其實我們在運用SDRAM的時候，只用到其中部分指令。....
雙向端口應(yīng)用實例
由于FPGA需要與外部存儲器或CPU進(jìn)行頻繁的數(shù)據(jù)交換，以及引腳資源有限，使用雙向端口設(shè)計可以成倍的....
在FPGA開發(fā)中盡量避免全局復(fù)位的使用？
在這些情況下，復(fù)位信號的變化與FGPA芯片內(nèi)部信號相比看起來是及其緩慢的，例如，復(fù)位按鈕產(chǎn)生的復(fù)位信....
毛刺的產(chǎn)生原因：冒險和競爭
冒險按照產(chǎn)生方式分為靜態(tài)冒險 & 動態(tài)冒險兩大類。靜態(tài)冒險指輸入有變化，而輸出不應(yīng)該變化時產(chǎn)生的窄脈....
卷積碼編碼及譯碼算法的基本原理
卷積碼是一種信道糾錯編碼，在通信中具有廣泛的應(yīng)用。在發(fā)送端根據(jù)生成多項式進(jìn)行卷積碼編碼，在接收端根據(jù)....
無流水的FIR濾波器設(shè)計
這里先用通俗易懂的語言描述一下流水線設(shè)計思想。假設(shè)小A要從成都到哈爾濱旅游，如果直接坐火車過去恐怕要....
FSK調(diào)制技術(shù)的MATLAB與FPGA設(shè)計
第三幅圖為連續(xù)相位FSK調(diào)制，也稱作CPFSK，可視作振蕩頻率隨基帶信號線性變化;第四幅圖為非連續(xù)相....
工商網(wǎng)監(jiān)