單片機里的DMA是什么

　　DMA就是直接存儲器訪問的首字母縮寫（Direct Memory Access）。

　　CPU的總線上同時會掛著多幾個存儲器，如果想要將存儲器1的內(nèi)容復(fù)制到存儲器2，如果不用DMA的話，就得靠CPU直接去操作了，操作過程大致是：CPU準備好存儲器1的地址和控制信號，讀取存儲器1的內(nèi)容，存放到CPU內(nèi)部寄存器中，再準備好存儲器2的地址和控制信號，將寄存器中的內(nèi)容寫入到存儲器2。

　　如果是單個數(shù)據(jù)的操作，這個過程都是必須的，效率問題也不明顯，但如果一次要復(fù)制大量數(shù)據(jù)（比如一幀圖像數(shù)據(jù)、一批語音數(shù)據(jù)等），那么靠CPU這樣循環(huán)一個數(shù)據(jù)一個數(shù)據(jù)地操作，不僅速度慢（由于架構(gòu)設(shè)計的原因，一般CPU訪問外部總線的速度都不是很高），還會導(dǎo)致CPU和總線一直被占用，效率就非常低了。如果在CPU內(nèi)部做一個硬件控制器，專門負責這種數(shù)據(jù)搬移操作（自動產(chǎn)生存儲器的地址和控制信號，自動實現(xiàn)讀寫時序），不僅速度可以提高很多，CPU還可以在此期間做其它的事情，這樣效率就會高很多了。DMA就是這么個意思，硬件上必須有一個DMA控制器來實現(xiàn)這一功能。

　　現(xiàn)在DMA的概念和作用已經(jīng)大大延伸了，很多復(fù)雜CPU里面甚至?xí)芏鄠€DMA控制器，DMA操作也不再僅限于外部存儲器了，內(nèi)部存儲器之間、內(nèi)部和外部存儲器之間、各種標準外設(shè)和存儲器之間，都有DMA控制器來實現(xiàn)數(shù)據(jù)交換，這樣CPU的功能越來越強，數(shù)據(jù)處理也越來越快。

　　硬件介紹：

　　MSP430F15X/16X 系列單片機具有DMA 控制器，從而能夠為數(shù)據(jù)高速傳輸提供保證。例如，通過DMA控制器可以直接將ADC 轉(zhuǎn)換存貯器的內(nèi)容傳到RAM 單元。

　　MSP430系列單片機擴展的DMA具有來之所有外設(shè)的觸發(fā)器，不需要CPU的干預(yù)即可提供先進的可配置的數(shù)據(jù)傳輸能力，從而加速了基于MCU的信號處理進程，DMA傳輸?shù)挠|發(fā)來源對CPU 來說是完全透明的，DMA控制器可在內(nèi)存與外部及外部硬件之間進行精確的傳輸控制。DMA 消除了數(shù)據(jù)傳輸延遲時間以及各種開銷，從而可以解放16為RISC CPU，以便其將更多的時間用于處理數(shù)據(jù)，而非執(zhí)行正在處理的任務(wù)。

　　MSP430F16x系列單片機的DMA模塊有以下特點：數(shù)據(jù)傳送不需要CPU介入，完全由DMA控制器自行管理。在整個地址空間范圍內(nèi)傳輸數(shù)據(jù)，塊方式傳輸可達65536字節(jié)；能夠提高片內(nèi)外設(shè)數(shù)據(jù)吞吐能力，實現(xiàn)高速傳輸，每個字或者字節(jié)的傳輸僅需要2個MCLK；減少系統(tǒng)功耗，即使在片內(nèi)外設(shè)進行數(shù)據(jù)輸入或輸出時，CPU也可以處于超低功耗模式而不需喚醒；字節(jié)和字數(shù)據(jù)可以混合傳送：DMA傳輸可以是字節(jié)到字節(jié)、字到字、字節(jié)到字或者字到字節(jié)。當字到字節(jié)傳輸時，只有字中較低字節(jié)能夠傳輸，當從字節(jié)到字傳輸時，傳輸?shù)阶值牡妥止?jié)，高字節(jié)被自動清零；四種傳輸尋址模式：固定地址到固定地址、固定地址到塊地址、塊地址到固定地址以及塊地址到塊地址；觸發(fā)方式靈活：邊沿或者電平觸發(fā)。單個、塊或突發(fā)塊傳輸模式：每次觸發(fā)DMA操作，可以根據(jù)需要傳輸不同規(guī)模的數(shù)據(jù)

　　DMA的四種尋址模式如下圖所示：

　　DMA控制器模塊：3個獨立的傳輸通道：通道0、通道1和通道2。每個通道都有源地址寄存器、目的地址寄存器、傳送數(shù)據(jù)長度寄存器和控制寄存器。每個通道的觸發(fā)請求可以分別允許和禁止；可配置的通道優(yōu)先權(quán)：優(yōu)先權(quán)裁決模塊，傳輸通道的優(yōu)先級可以調(diào)整，對同時有觸發(fā)請求的通道進行優(yōu)先級裁決，確定哪個通道的優(yōu)先級最高。MSP430的DMA控制器可以采用固定優(yōu)先級，還可以采用循環(huán)優(yōu)先級。程序命令控制模塊，每個DMA通道開始傳輸之前，CPU要編程給定相關(guān)的命令和模式控制，以決定DMA通道傳輸?shù)念愋?；可配置的傳送觸發(fā)器：觸發(fā)源選擇模塊，DMAREQ（軟件觸發(fā)）、Timer_ACCR2輸出、Timer_BCCR2輸出、I2C 數(shù)據(jù)接收準備好、I2C 數(shù)據(jù)發(fā)送準備好、USART接收發(fā)送數(shù)據(jù)、DAC12模塊DAC12IFG、ADC12模塊的ADC12IFGx、DMAxIFG、DMAE0 外部觸發(fā)源。并且還具有觸發(fā)源擴充能力。

　　DMA有六種傳輸模式：單字或者單字節(jié)傳輸；塊傳輸；突發(fā)塊傳輸；重復(fù)單字或者單字節(jié)傳輸；重復(fù)塊傳輸；重復(fù)突發(fā)塊傳輸。前三個，傳輸完成后DMAEN自動復(fù)位；再次傳輸時需要重新置位DMAEN位以使能DMA通道。后三個為重復(fù)模式，一次傳輸完成后，DMAEN不復(fù)位；再次出發(fā)時，可以再次啟動數(shù)據(jù)傳輸。六種傳輸模式通過DMADTx寄存器設(shè)置：

　　DMADTx Transfer Mode Description

　　000 Single transfer Each transfer requires a trigger. DMAEN is

　　automatically cleared when DMAxSZ transfers have

　　been made.

　　001 Block transfer A complete block is transferred with one trigger.

　　DMAEN is automatically cleared at the end of the

　　block transfer.

　　010， 011 Burst-block transfer CPU activity is interleaved with a block transfer.

　　DMAEN is automatically cleared at the end of the

　　burst-block transfer.

　　100 Repeated single transfer Each transfer requires a trigger. DMAEN remains

　　enabled.

　　101 Repeated block transfer A complete block is transferred with one trigger.

　　DMAEN remains enabled.

　　110， 111 Repeated burst-block CPU activity is interleaved with a block transfer.

　　transfer DMAEN remains enabled.

　　單字或者單字節(jié)傳輸：DMA 通道被定義為單字或者單字節(jié)傳輸模式，每個字或者字節(jié)的傳輸都要觸發(fā)信號觸發(fā)。設(shè)置DMADTx=0 就定義了單字或者單字節(jié)傳輸模式，規(guī)定的傳輸完畢后DMAEN 位自動清除，如果需要再次傳輸，必須重新置位DMAEN。如果設(shè)置DMADTx＝4 為重復(fù)單字或者單字節(jié)傳輸模式，DMAEN 位一直保持置位，每次觸發(fā)伴隨一次傳輸。DMAxSZ 寄存器保存?zhèn)鬏數(shù)膯卧獋€數(shù)，如果該寄存器為0，則沒有傳輸。傳輸之前DMAxSZ 寄存器的值寫入到一個臨時的寄存器中，每次操作之后DMAxSZ 做減操作。當DMAxSZ減為零的時候，它所對應(yīng)的臨時寄存器將原來的值重新置入DMAxSZ，同時相應(yīng)的DMAIFG標志置位。

　　塊傳輸模式：在塊傳輸模式，每次觸發(fā)可以傳輸一個數(shù)據(jù)塊。設(shè)置DMADTx=1 為塊傳輸模式，每個數(shù)據(jù)塊傳輸完畢，DMAEN 位自動清除，在觸發(fā)傳輸下一個數(shù)據(jù)塊之前，該位要被重新置位。在傳輸某個數(shù)據(jù)塊期間，其他的傳輸請求將被忽略。設(shè)置DMADTx=5 為重復(fù)塊傳輸模式，某個數(shù)據(jù)塊傳輸完畢，DMAEN 位仍然保持置位，之后，新的觸發(fā)可以引起又一次數(shù)據(jù)塊傳送。DMAxSZ 寄存器保存數(shù)據(jù)塊所包含的單元個數(shù)。DMASRCINCR 和DMADSTINCR 反映在數(shù)據(jù)塊傳輸過程中的目的地址和源地址的變化情況。在塊傳輸或者重復(fù)塊傳輸過程中，DMAxSA，DMAxDA，DMAxSZ 寄存器的值寫入到對應(yīng)的臨時寄存器中，DMAxSA，DMAxDA寄存器所對應(yīng)的臨時值在塊傳輸過程中增加或者減少，而DMAxSZ 在塊傳輸過程中減計數(shù)，始終反映當前數(shù)據(jù)塊還有多少單元沒有傳輸完畢，當DMAxSZ 減為0，它所對應(yīng)的臨時寄存器將原來的值重新置入DMAxSZ，同時相應(yīng)的DMAIFG被置位。在塊傳輸過程中，CPU 暫停工作，不參與數(shù)據(jù)的傳輸。數(shù)據(jù)塊需要2×MCLK×DMAxSZ 個時鐘周期。當每個數(shù)據(jù)塊傳輸完畢，CPU 按照暫停前的狀態(tài)重新開始執(zhí)行。

　　突發(fā)塊傳輸模式：這個和塊傳輸模式類似，只不過每傳輸4個字或字節(jié)，DMA釋放內(nèi)部總線，CPU運行2個MCLK周期；在傳輸過程中CPU有20%的執(zhí)行時間，而塊傳輸需要等DMA完全傳送完之后，CPU方能運行。

　　DMA觸發(fā)源：每個通道的觸發(fā)源有DMAxTSELx位進行控制的，這些位必須在DMAEN位為0是進行設(shè)置，否則可能出現(xiàn)不可預(yù)料的DMA觸發(fā)。

　　DMAxTSELx Operation

　　0000 DMAREQ bit （software trigger）

　　0001 TACCR2 CCIFG bit

　　0010 TBCCR2 CCIFG bit

　　0011 URXIFG0 （UART/SPI mode）， USART0 data received （I2C mode）

　　0100 UTXIFG0 （UART/SPI mode）， USART0 transmit ready （I2C mode）

　　0101 DAC12_0CTL DAC12IFG bit

　　0110 ADC12 ADC12IFGx bit

　　0111 TACCR0 CCIFG bit

　　1000 TBCCR0 CCIFG bit

　　1001 URXIFG1 bit

　　1010 UTXIFG1 bit

　　1011 Multiplier ready

　　1100 No action

　　1101 No action

　　1110 DMA0IFG bit triggers DMA channel 1

　　DMA1IFG bit triggers DMA channel 2

　　DMA2IFG bit triggers DMA channel 0

　　1111 External trigger DMAE0

　　另外，單片機的中斷程序不影響DMA的傳輸，當DMA傳輸過程中，單片機不響應(yīng)中外部NMI中斷（必須DMA的控制位ENNMI位為1時響應(yīng)NMI中斷，否則不予處理）外的所有中斷；必須等待DMA數(shù)據(jù)傳送結(jié)束之后才運行系統(tǒng)的中斷處理程序。

　　DMA的中斷：數(shù)據(jù)傳送過程中，DMAxSZ寄存器值減為0時，DMA置位DMAIFG，DMA的中斷和DAC12模塊共享中斷向量，使用中斷時需要軟件判斷具體是那個中斷。中斷響應(yīng)后DMAIFG不會自動復(fù)位，使用時必須軟件清零DMAIFG位。

　　DMA的寄存器如下：

　　Register Short Form Register Type Address Initial State

　　DMA control 0 DMACTL0 Read/write 0122h Reset with POR

　　DMA control 1 DMACTL1 Read/write 0124h Reset with POR

　　DMA channel 0 control DMA0CTL Read/write 01E0h Reset with POR

　　DMA channel 0 source address DMA0SA Read/write 01E2h Unchanged

　　DMA channel 0 destination address DMA0DA Read/write 01E4h Unchanged

　　DMA channel 0 transfer size DMA0SZ Read/write 01E6h Unchanged

　　DMA channel 1 control DMA1CTL Read/write 01E8h Reset with POR

　　DMA channel 1 source address DMA1SA Read/write 01EAh Unchanged

　　DMA channel 1 destination address DMA1DA Read/write 01ECh Unchanged

　　DMA channel 1 transfer size DMA1SZ Read/write 01EEh Unchanged

　　DMA channel 2 control DMA2CTL Read/write 01F0h Reset with POR

　　DMA channel 2 source address DMA2SA Read/write 01F2h Unchanged

　　DMA channel 2 destination address DMA2DA Read/write 01F4h Unchanged

　　DMA channel 2 transfer size DMA2SZ Read/write 01F6h Unchanged

　　有關(guān)每個寄存器的詳細內(nèi)容參考ti提供的用戶指南。