7系列FPGA是Xilinx新推出的基于28nm工藝的FPGA，其中包含三個(gè)系列：Artix、Kintex和Virtex。因項(xiàng)目要使用kintex7為平臺(tái)做設(shè)計(jì)，需要對(duì)其內(nèi)部結(jié)構(gòu)做了研究，首先從CLB（Configurable Logic Block）開始：

CLB構(gòu)成了Kintex7主要邏輯單元，其中包含2個(gè)Slice，并且Slice分為2種：SLICEL和SLICEM，SLICEL為普通的Slice邏輯單元，而SLICEM在基本邏輯功能的基礎(chǔ)上可以擴(kuò)展為分布式RAM或者移位寄存器。在所有Slice資源中，有2/3是SLICEL，因此一個(gè)CLB可以有2個(gè)SLICEL或者1個(gè)SLICEL、1個(gè)SLICEM組成。

如圖1所示為SLICEM的內(nèi)部結(jié)構(gòu)，其中包含4個(gè)6輸入LUT（紅色圈）、進(jìn)位鏈（黃色圈）、多路復(fù)用器（藍(lán)色圈）和8個(gè)寄存器（綠色圈）。

6-input LUT：此處LUT沿用了Xilinx 6系列FPGA的6輸入LUT結(jié)構(gòu)，6-input LUT內(nèi)部是由2個(gè)5-input LUT組成，有兩個(gè)輸出分別對(duì)應(yīng)O?6和O5。在設(shè)計(jì)中，如果綜合后有2個(gè)5-input LUT需要是使用，如果在ISE將綜合選項(xiàng)-lc(LUT Combining)設(shè)置成Area，綜合器XST會(huì)將這2個(gè)5-input LUT合并在一個(gè)6-input LUT中實(shí)現(xiàn)，但是此選項(xiàng)相當(dāng)于以速度換面積，隨之邏輯延時(shí)將增大。

寄存器：此處Xilinx區(qū)別于Altera器件，其1個(gè)LUT對(duì)應(yīng)了2個(gè)register，而Altera器件中是一一對(duì)應(yīng)的。從圖中可以發(fā)現(xiàn)，第2列的register比第1列多了FF/LAT這個(gè)選項(xiàng)，這表示第1列的register只能作為Flip-Flop使用，而第2列的register既能作為Flip-Flop也能作為Latch使用。另外還有INIT0、INIT1、SRLO和SRHI 四個(gè)選項(xiàng)，其中INIT0和INIT1配對(duì)，表示通過GSR全局復(fù)位/置位，此復(fù)位/置位網(wǎng)絡(luò)為異步的；而SRLO和SRHI配對(duì)，表示高電平有效信號(hào)SR驅(qū)動(dòng)的復(fù)位/置位，此信號(hào)可以配置成異步或者同步，但這8個(gè)register共用一個(gè)SR信號(hào)，因此其方式必須相同，根據(jù)此特性，建議寫代碼時(shí)，復(fù)位/置位方式選擇同步高電平有效。

下面對(duì)SLICEM做一下重點(diǎn)說明，其可擴(kuò)展成移位寄存器，如圖2所示，Slice中的每個(gè)LUT可配置成32-bit的Shift Register，因此1個(gè)Slice最多可擴(kuò)展成128-bit的Shift Register。其操作模式為1個(gè)時(shí)鐘周期移1為，通過D輸入端輸入，并且最后1位通過MC31輸出，并且可以以A[6:2]作為5位地址選擇O6輸出32位中的某一位進(jìn)行輸出。

在寫代碼時(shí)，可以按規(guī)范寫出移位寄存器的形式，如以下代碼所示：
always@(posedge clk)
if(clk_en)
srl<={srl[31:0],din};
assign dout0=srl[20];

以上代碼綜合出的結(jié)構(gòu)如圖3所示，綜合器只用了1個(gè)LUT和1個(gè)FF就實(shí)現(xiàn)了21-bit的移位寄存器，只需1個(gè)Slice。

如按一下代碼進(jìn)行綜合后得到結(jié)構(gòu)如圖4所示，綜合器使用了21個(gè)FF實(shí)現(xiàn)了這個(gè)21-bit移位寄存器，則需要21個(gè)Slice。

always@(posedge clk)
if(rst)
srl<=32’d0;
else
if(clk_en)
srl<={srl[31:0],din};
assign dout0=srl[20];

觀察圖3可以發(fā)現(xiàn)，在SRLC32E輸出端Q后又接入了一個(gè)FF作為同步輸出，查手冊(cè)后發(fā)現(xiàn)，此移位寄存器可以配置成兩種輸出模式：靜態(tài)地址方式和動(dòng)態(tài)地址方式，這兩種模式的不同之處在于靜態(tài)地址方式是同步輸出，圖3中結(jié)構(gòu)是靜態(tài)地址方式；而動(dòng)態(tài)地址方式是異步輸出，即沒有后接FF直接從SRLC32E的Q端輸出，以下代碼表示動(dòng)態(tài)地址方式，其中addr是一個(gè)變量。
always@(posedge clk)
if(rst)
srl<=32’d0;
else
if(clk_en)
srl<={srl[31:0],din};
assign dout0=srl[addr];

對(duì)上面的代碼進(jìn)行綜合可以得到如圖5所示結(jié)構(gòu)，確定輸出為異步輸出，因此在設(shè)計(jì)中要注意此處的變化。