想要發(fā)揮ZYNQ芯片的特長，讓整個(gè)系統(tǒng)協(xié)同工作起來，就需要將PS與PL兩部分結(jié)合在一起，在Cortex-A9核和FPGA邏輯資源之間建立通信的通道，這條通道就是AXI總線。ZedBoard推出的官方例子中已經(jīng)介紹了如何將Xilinx做好的AXI總線IP（如AXI_Timer、AXI_GPIO等）添加到工程中，而下面就讓我們一起來自己編寫一個(gè)簡單的AXI總線設(shè)備——讀取板上的8個(gè)Swtich狀態(tài)，并控制8個(gè)LED的開關(guān)。有人會(huì)問我不了解AXI總線啊怎么辦，無須擔(dān)心，Xilinx已經(jīng)為我們?cè)O(shè)計(jì)了建立向?qū)В梢宰詣?dòng)生成一個(gè)設(shè)備模板，即使不了解AXI協(xié)議，也可以輕松完成設(shè)計(jì)工作。首先通過PlanAhead建立一個(gè)系統(tǒng)工程，導(dǎo)入ZedBoard的xml文件：zedboard_RevC_v2.xml。這步操作還不清楚的童鞋請(qǐng)?jiān)赯edBoard官網(wǎng)上下載ZedBoard_CTT_v14.1資料并跟隨該文檔進(jìn)行掃盲。這個(gè)資料很詳細(xì)，也是Step By Step的，可以幫助完成基本的操作學(xué)習(xí)。工程建好后，進(jìn)入XPS界面，選擇Hardware→Create or Import Peripheral，開始創(chuàng)建外設(shè)。（看不清圖的話可以點(diǎn)擊小圖放大，下同）

?在彈出的窗口中選擇新建模板，建立一個(gè)外設(shè)。

?Next后選擇集成到XPS系統(tǒng)中，這樣新建的外設(shè)就會(huì)保存在edk目錄下的pcores文件夾中。

?接著Next，為自己的IP起個(gè)名字，這里叫my_gpio，全稱就是my_gpio_v1_00_a了，注意這里的名字不能用大寫字母。

?之后選擇總線的類型，可以看出這里提供了幾個(gè)AXI總線設(shè)備的變種形勢(shì)，可以使設(shè)備具備猝發(fā)操作及大量數(shù)據(jù)傳輸?shù)哪芰Γ@里我們選AXI4-Lite形式，也就是最簡單的類型。

?下一步進(jìn)行幾個(gè)可選項(xiàng)配置，包括軟件復(fù)位、主從模式等，勾選中間兩項(xiàng)即可，雖然現(xiàn)在用不到軟件復(fù)位。

?設(shè)置寄存器數(shù)量，這里我們?cè)O(shè)置兩個(gè)32位寄存器（實(shí)際使用低8位，其它部分Not Care），一個(gè)用來控制LED，另一個(gè)用來讀取SW狀態(tài)。

?選擇需要的IP連接信號(hào)，這些是與用戶邏輯對(duì)接的信號(hào)，保持默認(rèn)即可。

?這一步可以建立一個(gè)總線上的仿真設(shè)備，不需要，直接Next。

?來到另一個(gè)配置畫面，第一個(gè)選項(xiàng)是使用Verilog來設(shè)計(jì)用戶邏輯；第二個(gè)選項(xiàng)建立一個(gè)ISE的工程文件，方面寫代碼；第三個(gè)選項(xiàng)讓XPS自動(dòng)生成底層的控制代碼。

?設(shè)置結(jié)束以后，在XPS的工程目錄下就能找到IP的文件夾了，兔子這里的路徑是” .\Hello_Zed.srcs\sources_1\edk\module_1\pcores\my_gpio_v1_00_a”。里面有三個(gè)文件夾，hdl文件夾包含了user_logic.v和my_gpio.vhd。前者就是我們要修改的用戶邏輯文件，后者則是用來連接AXI與用戶邏輯，并封裝IP核的VHDL文件。這個(gè)文件只能是VHDL的，所以像兔子這樣只會(huì)Verilog的就很苦悶了，還好里面的內(nèi)容很簡單，看一下就能明白。在devl\projnav文件夾下可以找到剛生成的ISE工程，用Project Navigator打開my_gpio.xise，這樣就可以開始編輯user_logic了。

?user_logic中除了一些定義和信號(hào)連接以外，就是兩個(gè)always塊，第一個(gè)實(shí)現(xiàn)AXI總線向用戶寄存器寫入數(shù)據(jù)，第二個(gè)則是總線從寄存器中讀取數(shù)據(jù)。需要注意的是，這里的AXI總線已經(jīng)通過Xilinx的AXI Lite IP Interface進(jìn)行了中轉(zhuǎn)，到用戶這里就變成了非常簡單的讀寫邏輯。為了控制板上的硬件，我們定義兩組信號(hào)和相應(yīng)的寄存器：SW_In信號(hào)連接8個(gè)Switch，LED_Out連接8個(gè)LED。input?[7:0]? SW_In;output?[7:0] LED_Out;?在這里，規(guī)定寄存器0為Swtich狀態(tài)寄存器，寄存器1為LED控制寄存器。添加一個(gè)always塊，使寫入寄存器1的數(shù)據(jù)在LED_Out上更新。?????always?@(?posedge?Bus2IP_Clk )????begin???????if?( Bus2IP_Resetn == 1'b0 )????????begin????????? LED_Out <= 0;????????end??????else?begin?????????????????? LED_Out[7:0] <= slv_reg1[7:0];????????????????????????????end????end?// LED_OUTPUT_PROC?同時(shí)添加邏輯讓Switch的狀態(tài)通過簡單的同步（不是去抖?。懭爰拇嫫?。? // implement slave model register read mux??always?@( slv_reg_read_sel or slv_reg0 or slv_reg1 )????begin???????case?( slv_reg_read_sel )??????? 2'b10 : slv_ip2bus_data <= slv_reg0;??????? 2'b01 : slv_ip2bus_data <= slv_reg1;??????? default : slv_ip2bus_data <= 0;??????endcase?????end?// SLAVE_REG_READ_PROC???always?@(?posedge?Bus2IP_Clk )????begin???????if?( Bus2IP_Resetn == 1'b0 )????????begin????????? SW_Reg0 <= 0;????????? SW_Reg1 <= 0;?????????????????? ?slv_reg0 <= 0;????????end??????else?begin?????????????????? SW_Reg0 <= SW_In;?????????????????? SW_Reg1 <= SW_Reg0;??????????? ?????? slv_reg0[7:0] <= SW_Reg1[7:0];???????????????????????????end????end?// SWTICH_INPUT_PROC?之后還要修改讀寫邏輯，將case ( slv_reg_write_sel )下的2'b10項(xiàng)注釋掉，令寄存器0只讀（對(duì)寫入的數(shù)據(jù)Not Care），寄存器1則可以讀寫。如此，我們的用戶邏輯就完成了，簡單吧。別忘了還要在my_gpio.vhd中為用戶邏輯添加端口，兩組信號(hào)在整個(gè)IP的對(duì)外接口中分別命名為GPIO_LED_Out和GPIO_SW_In。

?具體的代碼內(nèi)容在此：?my_gpio_hdl.rar?雙擊Synthesize，檢查一下有沒有問題，沒問題的話就可以關(guān)掉Project Navigatorl?。

?回到XPS界面，我們的自定義IP已經(jīng)在列表中了，但是這個(gè)時(shí)候?qū)P添加到工程中，剛才進(jìn)行的編輯并不生效，GPIO端口并沒有顯示在IP核的框圖中，這點(diǎn)兔子沒有搞明白是為什么，可能要手動(dòng)修改MPD文件吧。于是我選擇將這個(gè)IP再添加一次（不得已而為之，有什么好辦法望不吝賜教），還是剛才的方法，只不過這回選擇導(dǎo)入已有的外設(shè)，這種方法也可以用于導(dǎo)入其他已有的IP核。

?依舊起名為my_gpio，在彈出的提示中選Yes覆蓋，之后一路Next到HDL Source Files窗口，選擇IP核的\data\_my_gpio_xst.prj文件。

?繼續(xù)Next，直到這里選擇總線類型為AXI4-Lite Slave類型。

?接著在參數(shù)窗口中指定High Address的參數(shù)為C_HIGHADDR。

?好了，Next到結(jié)束，這時(shí)剛才進(jìn)行的修改已經(jīng)生效并被成功導(dǎo)入了，現(xiàn)在雙擊my_gpio，保持默認(rèn)選項(xiàng)不管，將其添加到系統(tǒng)中。

?在Graphic視圖中，可以看到my_gpio的框圖，包括一組已經(jīng)連接的AXI總線，和兩組我們剛才定義的端口。

?進(jìn)入Port界面，將LED和SW端口設(shè)置為對(duì)外，確保最后看起來是這個(gè)樣子。

?好了，關(guān)閉XPS，回到PlanAhead，生成Top HDL（如果之前做了可忽略）。

?新建一個(gè)約束文件，并設(shè)置SW和LED的端口約束。

?約束內(nèi)容如下（建議手動(dòng)輸入，如果Copy了什么非法字符是很麻煩的，害我查了好久）：

?選擇Generate Bitstream，系統(tǒng)會(huì)自動(dòng)完成編譯綜合工作，最后生成包含PL配置信息的System.bit文件。

?至此，my_gpio自定義外設(shè)就完成了，這個(gè)PL現(xiàn)在可以通過AXI總線與PS通信——讓然還需要軟件支持了，呵呵。下篇將會(huì)介紹如何裸機(jī)軟件調(diào)試外設(shè)，其步驟與ZedBoard_CTT文檔中大同小異。以上。

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