時(shí)序命令與報(bào)告

Vivado中用于時(shí)序分析的命令主要有以下兩條，且都有對(duì)應(yīng)的圖形化設(shè)置界面。

report_timing_summary 主要用于實(shí)現(xiàn)后的timing sigh-off

report_timing 主要用于交互式的約束驗(yàn)證以及更細(xì)致具體的時(shí)序報(bào)告與分析

report_timing_summary

我們先看看report_timing_summary ，實(shí)際上，不僅在布局布線后，在綜合后甚至是更具體的實(shí)現(xiàn)過(guò)程中的每一小步之后都可以運(yùn)行，從而得到一個(gè)全局的時(shí)序報(bào)告。

在Vivado IDE中點(diǎn)擊Report Timing Summary后可以改變報(bào)告的內(nèi)容，例如每個(gè)時(shí)鐘域報(bào)告的路徑條數(shù)，是否setup和hold全都報(bào)告等等。每改變一個(gè)選項(xiàng)都可以看到窗口下方的Command一欄顯示出對(duì)應(yīng)的Tcl命令。修改完設(shè)置后可以直接按OK鍵確認(rèn)執(zhí)行，也可以拷貝Command欄顯示的命令到Tcl腳本中稍后執(zhí)行。

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這里有個(gè)小竅門(mén)，通過(guò)-name 指定一個(gè)名字，就可以在Vivado IDE中新開(kāi)一個(gè)窗口顯示這條命令的執(zhí)行結(jié)果，這個(gè)窗口還可以用來(lái)跟其他諸如Device View或是Schematic View等窗口之間cross probing。這一點(diǎn)也同樣適用于包括report_timing 在內(nèi)的絕大部分Vivado中的report命令。

在設(shè)置窗口中還有Timer Settings一欄（report_timing中也有），可以用來(lái)改變報(bào)告時(shí)采用的具體corner、速度等級(jí)以及計(jì)算布線延時(shí)的方式。很多時(shí)候我們可以借助Timer的設(shè)置來(lái)快速驗(yàn)證和調(diào)試設(shè)計(jì)需求。

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舉例來(lái)說(shuō)，在實(shí)現(xiàn)后的報(bào)告中顯示時(shí)序違例比較嚴(yán)重，我們可以直接在Timer設(shè)置中改變速度等級(jí)后重新報(bào)告時(shí)序，來(lái)驗(yàn)證把當(dāng)前這個(gè)已經(jīng)布局布線完畢的設(shè)計(jì)切換到更快一檔的芯片中是否可以滿足時(shí)序要求。

另外，在布局布線后的設(shè)計(jì)上報(bào)告時(shí)序，往往不能更直觀地發(fā)現(xiàn)那些扇出較大或是邏輯級(jí)數(shù)較高的路徑。此時(shí)我們可以修改連線模型為estimated，報(bào)告出布局后布線前的時(shí)序而無(wú)需另外打開(kāi)對(duì)應(yīng)階段的 DCP并重新運(yùn)行時(shí)序報(bào)告命令來(lái)操作，這么做節(jié)約時(shí)間的同時(shí)，也更容易找到那些高扇出路徑以及由于布局不佳而導(dǎo)致的時(shí)序違例。我們也可以修改連線模型為none，這樣可以快速報(bào)告出那些邏輯延時(shí)較大以及邏輯級(jí)數(shù)較高的路徑。以上這些改變Timer設(shè)置的方法可以幫助我們快速定位設(shè)計(jì)中可能存在的問(wèn)題和缺陷。

report_timing_summary實(shí)際上隱含了report_timing、report_clocks 、check_timing 以及部分的report_clock_interaction命令，所以我們最終看到的報(bào)告中也包含了這幾部分的內(nèi)容。另外自Vivado 2014.3版起，打開(kāi)實(shí)現(xiàn)后的結(jié)果時(shí)會(huì)直接打開(kāi)一個(gè)預(yù)先產(chǎn)生好的報(bào)告。

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Timing Summary報(bào)告把路徑按照時(shí)鐘域分類(lèi)，每個(gè)組別下缺省會(huì)報(bào)告Setup、Hold以及Pulse Width檢查最差的各10條路徑，還可以看到每條路徑的具體延時(shí)報(bào)告，并支持與Device View、Schematic View等窗口之間的交互。

每條路徑具體的報(bào)告會(huì)分為Summary、Source Clock Path、Data Path和Destination Clock Path幾部分，詳細(xì)報(bào)告每部分的邏輯延時(shí)與連線延時(shí)。用戶首先要關(guān)注的就是Summary中的幾部分內(nèi)容，發(fā)現(xiàn)問(wèn)題后再根據(jù)具體情況來(lái)檢查詳細(xì)的延時(shí)數(shù)據(jù)。其中，Slack顯示路徑是否有時(shí)序違例，Source和Destination顯示源驅(qū)動(dòng)時(shí)鐘和目的驅(qū)動(dòng)時(shí)鐘及其時(shí)鐘頻率， Requirement顯示這條路徑的時(shí)序要求是多少，Data Path顯示數(shù)據(jù)路徑上的延時(shí)，Logic Level顯示這條路徑的邏輯級(jí)數(shù)，而Clock Path Skew和 Clock Uncertainty則顯示時(shí)鐘路徑上的不確定性。

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以上圖這條路徑來(lái)舉例，通過(guò)Summary我們可以得到這樣的信息：這是一條clk時(shí)鐘域內(nèi)的路徑，時(shí)鐘周期為3.125ns，這條路徑有0.268ns的時(shí)序違例。違例的主要原因是邏輯級(jí)數(shù)較高導(dǎo)致的數(shù)據(jù)鏈路延時(shí)較大，但連線延時(shí)的比例也較高，所以可以仔細(xì)看看這條路徑的數(shù)據(jù)路徑上有沒(méi)有可能改進(jìn)布局、降低扇出或者是減少邏輯級(jí)數(shù)的優(yōu)化方向。

report_timing

report_timing是更具體的時(shí)序報(bào)告命令，經(jīng)常用來(lái)報(bào)告某一條或是某些共享特定節(jié)點(diǎn)的路徑。用戶可以在設(shè)計(jì)的任何階段使用report_timing，甚至是一邊設(shè)置XDC，一邊用其來(lái)驗(yàn)證約束的可行性與優(yōu)先級(jí)。在Vivado IDE中可以由Tools > Timing > Report Timing 調(diào)出其圖形化設(shè)置窗口。

與report_timing_summary類(lèi)似，調(diào)整選項(xiàng)后對(duì)應(yīng)的Tcl命令也會(huì)在Command欄生成，在Targets一欄還可以設(shè)置需要報(bào)告路徑的起始點(diǎn)/途經(jīng)點(diǎn)/結(jié)束點(diǎn)，可以三個(gè)都設(shè)置或是僅設(shè)置其中任何一項(xiàng)，每一項(xiàng)都支持通配符匹配甚至是正則表達(dá)式查找。report_timing報(bào)告出的路徑延時(shí)與report_timing_summary中具體到每根路徑上的報(bào)告一致，可以以此為依據(jù)幫助我們定位時(shí)序失敗的原因。

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用report_timing來(lái)報(bào)告時(shí)序其實(shí)還有一些更常見(jiàn)的應(yīng)用場(chǎng)景，用來(lái)幫助我們?cè)O(shè)置和驗(yàn)證約束，尤其是那些時(shí)序例外約束。

舉例來(lái)說(shuō)，在設(shè)計(jì)過(guò)程中我們約束了一條或數(shù)條多周期約束，不同于UCF必須讀入約束后重跑設(shè)計(jì)，我們可以直接在Tcl Console中輸入這條XDC，無(wú)需重跑設(shè)計(jì)，直接用report_timing來(lái)驗(yàn)證。在隨之顯示的時(shí)序報(bào)告Summary部分可以看到Timing Exception后列出這條路徑被設(shè)置了怎樣的時(shí)序例外約束（注意，不加額外option時(shí)，以下兩條命令都僅針對(duì)setup check ）。

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單純的一條多周期約束沒(méi)有什么特別，但是如果使用了通配符后的時(shí)序例外有重疊的情況下，Vivado會(huì)根據(jù)優(yōu)先級(jí)來(lái)決定對(duì)某條路徑應(yīng)用怎樣的約束。當(dāng)設(shè)計(jì)較大，XDC較多時(shí)，一邊設(shè)置XDC一邊用report_timing來(lái)驗(yàn)證就變得尤其重要。

另外，僅僅輸入report_timing而不加任何option，Vivado便會(huì)報(bào)告出時(shí)序違例最嚴(yán)重的那條路徑，方便我們快速了解當(dāng)前設(shè)計(jì)的WNS，找到最差的那條路徑。在驗(yàn)證I/O約束時(shí)也常常用到report_timing，只要指定-from 某個(gè)輸入或是-to某個(gè)輸出便可以快速驗(yàn)證當(dāng)前設(shè)計(jì)在接口上的時(shí)序。

get_timing_paths

除了上述兩個(gè)大家比較熟悉的時(shí)序報(bào)告命令，Vivado中還提供一個(gè)get_timing_paths的命令，可以根據(jù)指定的條件找到一些特定的路徑。我們可以利用其返回值中的一些屬性來(lái)快速定位設(shè)計(jì)中的問(wèn)題。

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例如邏輯級(jí)數(shù)這個(gè)影響FPGA性能的一大因素，因?yàn)榻?jīng)常隱藏在時(shí)序報(bào)告后很難被發(fā)現(xiàn)。在Vivado中，除了借助綜合后的報(bào)告來(lái)找到那些可能因?yàn)檫壿嫾?jí)數(shù)較高而導(dǎo)致的時(shí)序難滿足的路徑外，還有一個(gè)更直接的辦法，可以一次性報(bào)告出設(shè)計(jì)中那些高邏輯級(jí)數(shù)的路徑，方便我們有針對(duì)性的深入分析和優(yōu)化。

下圖這個(gè)例子報(bào)告了時(shí)序最差的10條路徑的邏輯級(jí)數(shù)。需要注意的是，在綜合后和在布局布線后用一樣的腳本報(bào)告出的結(jié)果會(huì)稍有不同，對(duì)邏輯級(jí)數(shù)較為關(guān)注的情況，還是建議以綜合后的結(jié)果為主要依據(jù)。

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小結(jié)

本文可以視為對(duì)《XDC約束技巧》系列文章的補(bǔ)充，希望可以幫助大家了解FPGA設(shè)計(jì)中的時(shí)序分析方法，學(xué)會(huì)使用Vivado中的靜態(tài)時(shí)序分析工具來(lái)驗(yàn)證時(shí)序，定位問(wèn)題，快速找到問(wèn)題和解決方案。