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?。常玻础∫壕翑?shù)據(jù)流生成模塊
本設(shè)計中選用的液晶屏型號為ＮＥＣ公司的ＮＬ６４４８－ＢＣ２０－２０［３］，接口為ＬＶＴＴＬ 數(shù)字ＲＧＢ接口，包括Ｒ、Ｇ、Ｂ（每色為６ｂｉｔ）、ＨＳ、ＶＳ、ＤＥ、ＣＬＫ等信號。
該液晶屏有兩種時序模式，固定時序模式和ＤＥ信號模式。固定時序模式下，液晶屏有效數(shù)據(jù)起始點是以ＨＳ、ＶＳ邊沿為參考的固定數(shù)值，而ＤＥ信號模式下，有效數(shù)據(jù)范圍是以ＤＥ信號為參考的。本設(shè)計中選擇了ＤＥ模式，每行中ＤＥ為高電平的第一個周期對應(yīng)第一個有效數(shù)據(jù)。
液晶屏數(shù)據(jù)生成設(shè)計框圖如圖６所示。該模塊采用ＤＣＭ 生成２５ＭＨｚ像素時鐘，并采用兩個計數(shù)器（行計數(shù)器和列計數(shù)器）生成ＤＥ信號［４－５］，根據(jù)液晶屏?xí)r序要求，每行總共８００個時鐘，有效像素點為６４０個時鐘；每列總共５２５行，有效數(shù)據(jù)區(qū)域為４８０行。在ＦＰＧＡ設(shè)計中，行計數(shù)器在像素時鐘下計數(shù)，從０計數(shù)到７９９后，輸出ＨＳ脈
沖，同時計數(shù)值回到０重新進行下一輪的計數(shù)；列計數(shù)器以ＨＳ信號脈沖為計數(shù)條件，從０計數(shù)到５２４行后，輸出ＶＳ脈沖，同時計數(shù)值回到０。
將行計數(shù)值定義為ｈ＿ｃｎｔ，列計數(shù)值定義為ｖ＿ｃｎｔ，數(shù)據(jù)有效信號ＤＥ設(shè)計為：
數(shù)據(jù)讀取模塊根據(jù)ＨＳ信號從ＳＤＲＡＭ 存儲器中讀取一行有效數(shù)據(jù)到ＦＩＦＯ中，并采用ＤＥ信號作為ＦＩＦＯ的讀使能信號，將ＦＩＦＯ中的數(shù)據(jù)取出，生成１８ｂｉｔ?。遥牵?a target="_blank">數(shù)字信號送給液晶屏ＴＣＯＮ板，驅(qū)動液晶屏輸出顯示畫面。
３．２．５?。樱模遥粒?控制器
采用的ＳＤＲＡＭ 容量為３２Ｍ×３２ｂｉｔ，設(shè)計的工作頻率為６５ ＭＨｚ，ＳＤＲＡＭ 中劃分為多個區(qū)域：顯示頁面區(qū)、繪制操作頁面區(qū)、字庫區(qū)、圖片區(qū)等。
?。樱模遥粒?器件在進行讀寫操作時，需要先激活一行，然后在該行內(nèi)，針對某個列地址進讀／寫操作，操作完畢后，需要進行預(yù)充電以關(guān)閉該行，同時，ＳＤＲＡＭ 需要定期地進行刷新以保持其內(nèi)部數(shù)據(jù)穩(wěn)定不丟失。用ＦＰＧＡ 實現(xiàn)的ＳＤＲＡＭ控制器就是為了實現(xiàn)提供一個便于上層讀寫訪問的簡單接口。
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采用的ＦＬＡＳＨ容量為１６Ｍ×１６ｂｉｔ的ＮＯＲ ＦＬＡＳＨ。ＦＬＡＳＨ 主要用于存儲字庫和圖片，內(nèi)部數(shù)據(jù)可通過液晶顯示模塊數(shù)據(jù)通信口進行下載。
?。疲蹋粒樱?接口為異步接口，在進行讀操作時，其時序相對簡單，類似于ＲＯＭ。而在進行寫操作時則相對復(fù)雜，在寫ＦＬＡＳＨ 之前，先確認(rèn)扇區(qū)為空，如果不為空，則需要先擦除。
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存儲仲裁器模塊結(jié)構(gòu)如圖７所示，在同一時間，ＳＤＲＡＭ 只能為其中一個模塊提供數(shù)據(jù)讀或?qū)懖僮鳌Ｔ撃K的設(shè)計是為了解決多模塊同時訪問ＳＤＲＡＭ 或ＦＬＡＳＨ 時的優(yōu)先級控制，以及提供排隊訪問的機制。該模塊中采用了標(biāo)志位Ｉｎ－ＱｕｅｕｅＦｌａｇ［２∶０］來分別記錄各模塊的狀態(tài)請求，并分別給出應(yīng)答信號，以控制其對于ＳＤＲＡＭ的讀寫訪問。
在ＦＰＧＡ設(shè)計中，由于液晶屏數(shù)據(jù)生成模塊對數(shù)據(jù)的及時性要求最高，給予其最高的優(yōu)先級，在ＳＤＲＡＭ接口空閑的情況下，優(yōu)先處理ＩｎＱｕｅｕｅ－Ｆｌａｇ［０］＝１的請求，處理完畢后，ＩｎＱｕｅｕｅＦｌａｇ［０］清０。如果ＩｎＱｕｅｕｅＦｌａｇ［０］＝０，則檢查ＩｎＱｕｅｕｅ－ｌａｇ［１］是否為１，依次直至所有標(biāo)志位為０。
?。础?yōu)化系統(tǒng)性能的幾點設(shè)計
?。矗薄〔捎秒p圖層、多頁面的設(shè)計
顯示屏在顯示時，具有前景和背景兩個圖層。在繪圖過程中，可進行切換［６］。
該顯示模塊在設(shè)計時，存儲區(qū)中開辟了１０個操作頁面和顯示頁面。正常使用情況下，在后臺頁面進行繪圖操作，繪制完成后，將顯示頁面切換至該頁面。這樣可避免因繪圖操作對內(nèi)存數(shù)據(jù)更新而引起的顯示不流暢感。
工商網(wǎng)監(jiān)
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