?FPGA模塊化設(shè)計 - 基于FPGA的LZW算法在雷達回波信號壓縮中的應(yīng)用

FPGA具有運行速率快，邏輯資源豐富，片內(nèi)RAM資源豐富，通用性好等特點。用FPGA實現(xiàn)LZW算法需要解決以下幾個關(guān)鍵問題[5-6]：(1)字典的生成。通常采用FPGA片內(nèi)存儲單元生成RAM；(2)字典的維護與更新：在壓縮過程中，對于一個新的字符串要在對字典進行查找后，根據(jù)字典中是否已經(jīng)存在來決定是否更新字典，這一過程必須利用FPGA片內(nèi)邏輯單元完成，因而過于復(fù)雜的字典需要耗費大量邏輯單元，不宜采用FPGA模塊化設(shè)計；(3)壓縮編碼流的處理：由于壓縮算法改變了原始數(shù)據(jù)的編碼格式，需要在壓縮過程中添加一些標(biāo)識符，使得在解壓縮過程中能夠完全還原原始數(shù)據(jù)。并且在壓縮編碼輸出數(shù)據(jù)時，需要根據(jù)存儲器件或傳輸總線的數(shù)據(jù)位寬度進行重新編碼。

在雷達信號的采集系統(tǒng)中，信號采集與處理的控制時序是保證數(shù)據(jù)正確傳輸?shù)年P(guān)鍵。大多數(shù)雷達數(shù)據(jù)的信號處理都采用流水線的數(shù)據(jù)處理方式，如圖2所示。

多頻連續(xù)波雷達數(shù)據(jù)實時壓縮算法設(shè)計[圖]

雷達數(shù)據(jù)通過采集系統(tǒng)的高速A/D采集進入到存儲模塊時需要向控制器件發(fā)出中斷信號，再將數(shù)據(jù)寫入到存儲器中等待信號處理模塊對雷達數(shù)據(jù)進行分析、壓縮處理[7]。這種發(fā)出中斷信號的流水線采集方式由于受到采集數(shù)據(jù)周期長的限制，不利于數(shù)據(jù)的實時壓縮，必然導(dǎo)致數(shù)據(jù)總線實時傳輸速率的降低，不能滿足待采集信號量日益增大的要求。

為節(jié)約FPGA的I/O引腳，縮小系統(tǒng)體積，本文所設(shè)計的采集系統(tǒng)首先將高速ADC轉(zhuǎn)換后的16bit數(shù)字量分高8bit和低8bit寫入FPGA內(nèi)的數(shù)據(jù)緩存模塊，時序控制模塊完成將緩存數(shù)據(jù)依次送入LZW算法模塊及各模塊之間的時序控制操作，壓縮后的數(shù)據(jù)再經(jīng)過數(shù)據(jù)寬度轉(zhuǎn)化模塊寫入到系統(tǒng)總線。

由于本系統(tǒng)需要大量的片內(nèi)的Block RAM構(gòu)成數(shù)據(jù)緩存模塊和字典存儲模塊，因此采用Xilinx公司的Virtex-E系列的XCV400E，該器件具有豐富的RAM資源，共有40個Block RAM，每個Block RAM存儲容量為4096bit。Block RAM可以用作FPGA片上和片外緩沖的FIFO，高速并行訪問的緩沖存儲器和總線寬度轉(zhuǎn)換器等。設(shè)計選用的是雙口RAM，每個端口都有獨立的控制信號，并且每個端口的數(shù)據(jù)總線寬度可以獨立配置。在本文設(shè)計的采集系統(tǒng)中數(shù)據(jù)緩存模塊及數(shù)據(jù)寬度轉(zhuǎn)換模塊選用雙口RAM，對于字典存儲模塊選用單口RAM構(gòu)成。FPGA片內(nèi)集成功能模塊如圖3所示。

多頻連續(xù)波雷達數(shù)據(jù)實時壓縮算法設(shè)計[圖]

由圖3可知，F(xiàn)PGA主控邏輯內(nèi)部主要有以下四個模塊。

(1)輸入緩存模塊：該模塊由FPGA片內(nèi)集成的2個高速FIFO構(gòu)成，數(shù)據(jù)采用循環(huán)寫入方式，最大限度地實現(xiàn)數(shù)據(jù)的實時處理。
(2)時序控制模塊：完成對數(shù)據(jù)緩存模塊的讀寫操作和為其他模塊提供時序控制信號。
(3)壓縮算法實現(xiàn)模塊：實現(xiàn)字典的初始化，字符串查找、判斷、更新，輸入數(shù)據(jù)流的編碼，輸出代碼生成等功能；
(4)字典存儲模塊：用于存放字典數(shù)據(jù)信息。

在字典存儲模塊中選用20片Block RAM并聯(lián)構(gòu)成20bit數(shù)據(jù)寬度、4K深度的字典存儲區(qū)。每個存儲區(qū)存放20bit寬度字符，包含兩部分：頭部為12bit的前綴字符P，尾部為8bit的當(dāng)前字符S。輸出為12bit編碼。

(5)數(shù)據(jù)寬度轉(zhuǎn)換模塊：將壓縮后的12bit編碼數(shù)據(jù)轉(zhuǎn)換為與系統(tǒng)背板總線對應(yīng)的16bit數(shù)據(jù)寬度。

設(shè)計中采用把4個雙口RAM并行連接構(gòu)成16bit數(shù)據(jù)寬度、1K深度的高速FIFO。壓縮后的12bit輸出碼流經(jīng)過數(shù)據(jù)寬度轉(zhuǎn)換模塊組合成16bit數(shù)據(jù)寫入系統(tǒng)總線。

3.3 LZW算法工作流程

本文所設(shè)計的采集系統(tǒng)借鑒了流水線采集方式狀態(tài)機實現(xiàn)簡單的優(yōu)點，算法采用VHDL語言實現(xiàn)有限狀態(tài)機，壓縮算法流程如圖4所示。

多頻連續(xù)波雷達數(shù)據(jù)實時壓縮算法設(shè)計[圖]

狀態(tài)機首先完成初始化過程，物理地址000H～0FFH分別存放對應(yīng)的0～255。初始化完成后，狀態(tài)機進入壓縮編碼循環(huán)，讀入當(dāng)前字符，若該字符與字典中的某個字符匹配，再讀入下一字符；若不匹配，把該字符加入到當(dāng)前字符串中，輸出前綴的字典指針到輸出碼流。反復(fù)執(zhí)行該過程，直到編碼結(jié)束。

以字符串流97，24，1，97，24，232，1，255，97，24，232，46……為例，表1給出LZW壓縮算法的處理過程。輸出碼流為061，018，061，100，0E8，001，0FF，0E8……，其中字典指針及輸出碼流均以16進制表示。

多頻連續(xù)波雷達數(shù)據(jù)實時壓縮算法設(shè)計[圖]

3.4 測試結(jié)果分析

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本文導(dǎo)航

第 1 頁：基于FPGA的LZW算法在雷達回波信號壓縮中的應(yīng)用
第 2 頁：?FPGA模塊化設(shè)計
第 3 頁：結(jié)果分析

FPGA(632043) FPGA(632043)
LZW(6890) LZW(6890)

基于FPGA的壓縮算法加速實現(xiàn)

本設(shè)計中，計劃實現(xiàn)對文件的壓縮及解壓，同時優(yōu)化壓縮中所涉及的信號處理和計算密集型功能，實現(xiàn)對其的加速處理。本設(shè)計的最終目標(biāo)是證明在充分并行化的硬件體系結(jié)構(gòu) FPGA 上實現(xiàn)該算法時，可以大大提高該算法

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雷達回波信號FPGA程序設(shè)計的問題

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之間的矛盾問題。線性調(diào)頻(LFM)信號通過在寬脈沖內(nèi)附加載波線性調(diào)制以擴展信號帶寬，從而獲得較大的壓縮比。所需匹配濾波器對回波信號的多普勒頻移不敏感，因此LMF信號在日前許多雷達系統(tǒng)中仍在廣泛使用。

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2009-06-26 10:28:35

一種基于DSP和FPGA的雷達信號分選電路設(shè)計

設(shè)計了一種基于DSP 和FPGA 的雷達信號分選電路，對密集的雷達信號進行分選識別。系統(tǒng)利用FPGA 采集信號的特征參數(shù)以及對參數(shù)進行預(yù)處理；采用了累積差值直方圖算法，根據(jù)信號脈

2009-07-16 10:52:25

基于PCI9820的雷達回波信號實時采集系統(tǒng)

精確的雷達回波信號采集存儲是完成目標(biāo)識別和雷達成像的必要前提，隨著A/D 采樣率和計算機總線技術(shù)的高速發(fā)展，已經(jīng)可以在中頻直接對雷達回波信號進行實時采集。本文介紹了

2009-08-03 11:37:48

動態(tài)數(shù)據(jù)表在雷達模擬系統(tǒng)中的應(yīng)用

動態(tài)雷達回波的長余輝消隱處理和顯示是雷達模擬器的關(guān)鍵技術(shù)。在動態(tài)數(shù)據(jù)表的基礎(chǔ)上，提出了用位圖模擬雷達回波信號的方法和過程，及模擬動態(tài)雷達回波的全屏長余輝消隱

2009-12-07 11:59:02

導(dǎo)航雷達回波信號的實時采集與回放

本文設(shè)計并實現(xiàn)了一種導(dǎo)航雷達回波信號的采集方法。在分析采樣信號特性及雷達性能參數(shù)的基礎(chǔ)上，采用PXI 系統(tǒng)構(gòu)建實時采集導(dǎo)航雷達回波信號的硬件平臺。在此基礎(chǔ)上，利用

2009-12-31 14:08:58

FPGA實現(xiàn)滑動平均濾波算法和LZW壓縮算法

針對數(shù)據(jù)采集系統(tǒng)高速長時間的采樣和后端數(shù)據(jù)傳輸及存儲能力有限的問題，提出基于FPGA的數(shù)據(jù)壓縮解決方案。同時為平滑采集數(shù)據(jù)中的量化噪聲，在進行數(shù)據(jù)壓縮前采用濾波

2010-02-11 11:18:08

FPGA在雷達信號模擬器中的應(yīng)用

基于FPGA的各種雷達信號產(chǎn)生方法,介紹了在FPGA中實現(xiàn)直接數(shù)字頻率合成器(DDS)以及提高輸出信號質(zhì)量的方法，編程實現(xiàn)了頻率捷變、線性調(diào)頻以及相位編碼等雷達信號的產(chǎn)生。仿真

2010-11-29 18:02:49

基于FPGA的脈沖壓縮仿真與實現(xiàn)

為解決雷達探測能力與距離分辨力之間的問題，在線性調(diào)頻信號脈沖壓縮的原理的基礎(chǔ)上，利用MATLAB軟件對數(shù)字脈沖壓縮算法進行仿真，給出一種基于FPGA分布式算法的

2010-12-24 16:10:59

雷達回波模擬器設(shè)計與應(yīng)用

雷達回波模擬器在雷達系統(tǒng)的性能測試中有著廣泛的應(yīng)用。以軍用工控機為平臺，配以自行研制的PC虛擬儀器卡，構(gòu)成的雷達回波模擬器’能夠完成對多種雷達主要性能指標(biāo)的測試

2011-01-01 11:21:29

探地雷達回波信號數(shù)據(jù)采集的設(shè)計

深入分析探地雷達工作原理以及雷達回波信號的特點，采用基于等效時間取樣技術(shù)實現(xiàn)探地雷達回波信號的數(shù)據(jù)采集：采用高精度的數(shù)字可編程延時器產(chǎn)生穩(wěn)定的步進時鐘，作為時

2011-01-05 11:09:23

雷達視頻積累算法在FPGA上的實現(xiàn)

雷達視頻積累算法在FPGA上的實現(xiàn) 1 引言由于雷達所處的環(huán)境的復(fù)雜性，除了地物、云雨、鳥群等干擾外，還可能來自臨近的雷達異步干擾、電臺干擾等。所有的

2009-11-09 16:08:23

833

基于FPGA雷達成像方位脈沖壓縮系統(tǒng)的設(shè)計

基于FPGA雷達成像方位脈沖壓縮系統(tǒng)的設(shè)計　合成孔徑雷達成像算法中較為成熟和應(yīng)用廣泛的算法主要有距離-多普勒(R-D)算法和線性調(diào)頻變標(biāo)(CS)算法。R-D算法復(fù)雜度相

2009-12-02 11:44:10

1534

基于FPGA嵌入式系統(tǒng)的雷達信號模擬器

基于FPGA嵌入式系統(tǒng)的雷達信號模擬器在現(xiàn)代雷達系統(tǒng)的研制和調(diào)試過程中，對雷達性能和指標(biāo)的測試是一個重要環(huán)節(jié)，在這個環(huán)節(jié)中，利用模擬目標(biāo)信號的方式與外場

2010-02-06 09:25:45

1030

基于FPGA的雷達數(shù)字脈沖壓縮技術(shù)

脈沖壓縮技術(shù)是指對雷達發(fā)射的寬脈沖信號進行調(diào)制(如線性調(diào)頻、非線性調(diào)頻、相位編碼)，并在接收端對回波寬脈沖信號進行脈沖壓縮處理后得到窄脈沖的實現(xiàn)過程。脈沖壓縮有效

2010-07-19 09:37:01

1472

基于FPGA的數(shù)據(jù)實時無損壓縮系統(tǒng)

提出了一種基于FPGA的驗光儀的數(shù)據(jù)實時無損壓縮系統(tǒng)，采用LZW算法。首先通過對比分析常用數(shù)據(jù)無損壓縮算法的特點得出LZW算法在實時性、實現(xiàn)復(fù)雜度、所需的存儲容量、算法的壓縮效

2011-03-21 10:53:20

基于LZW算法的數(shù)據(jù)無損壓縮硬件實現(xiàn)

本文利用FPGA實現(xiàn)了改進的LZW壓縮算法，仿真證明其算法具有很高壓縮率，適合工程的實際應(yīng)用。

2011-04-02 10:59:31

4306

基于FPGA和DSP的雷達模目信號設(shè)計

本文介紹了一種模目信號設(shè)計方法，利用FPGA產(chǎn)生時序及控制，DSP實時計算所需要的回波，從而實現(xiàn)對雷達目標(biāo)回波的模擬，這樣可以在沒有陣面數(shù)據(jù)的情況下，使信號處理分系統(tǒng)調(diào)試能

2011-07-05 09:46:27

1707

基于DSP和FPGA的多波形雷達回波中頻模擬器實現(xiàn)

本系統(tǒng)基于自主產(chǎn)生的原理，選用DSP和FPGA為核心處理器，通過合理的算法設(shè)計，實現(xiàn)了可兼容多種雷達波形的中頻雷達回波模擬器的設(shè)計，采用改進的基于存儲轉(zhuǎn)發(fā)的數(shù)字脈沖延時方法

2011-08-28 17:24:10

1873

HHT方法在探地雷達回波信號特征提取上的應(yīng)用

探地雷達回波信號是一種非平穩(wěn)非線性信號，其中不僅包含地下埋藏物的目標(biāo)信號，還包含有可能掩藏目標(biāo)信號的直達波信號，給目標(biāo)的識別帶來困難。文中采用HHT方法對探地雷達回波

2012-07-06 15:07:55

基于FPGA的雷達回波實時模擬器的實現(xiàn)

本文以FPGA為核心構(gòu)建了一種通用的雷達回波信號實時模擬系統(tǒng)。該系統(tǒng)采用FPGA作為回波信號模擬的運算單元，充分利用了FPGA資源豐富、并行處理能力強的特點，提高了系統(tǒng)的實時性；

2012-08-10 13:59:13

13896

基于FPGA+PC104的雷達目標(biāo)模擬器設(shè)計

介紹了一種基于PC104與FPGA構(gòu)成的嵌入式系統(tǒng)來模擬雷達回波信號的方法。給出了以FPGA為核心采集雷達參數(shù)以及產(chǎn)生雷達目標(biāo)和干擾信號的硬件實現(xiàn)方法，分析了通過PC104產(chǎn)生理論航跡和

2013-09-25 17:32:34

基于FPGA的雷達信號處理系統(tǒng)設(shè)計

基于FPGA的雷達信號處理系統(tǒng)設(shè)計的論文

2015-10-30 10:38:12

基于FPGA的串并集合排序在雷達系統(tǒng)中的應(yīng)用

基于FPGA的串并集合排序在雷達系統(tǒng)中的應(yīng)用

2016-01-04 14:59:05

空間圖像CCSDS壓縮算法研究與FPGA實現(xiàn)

空間圖像CCSDS壓縮算法研究與FPGA實現(xiàn)，感興趣小伙伴們可以瞧一瞧。

2016-09-18 14:57:42

機載脈沖多普勒雷達回波信號模擬

機載脈沖多普勒雷達回波信號模擬，下來看看。

2016-12-24 23:24:23

脈沖多普勒雷達回波信號數(shù)據(jù)壓縮處理方法

脈沖多普勒雷達回波信號數(shù)據(jù)壓縮處理方法，下來看看

2016-12-24 23:21:37

小波算法在監(jiān)測數(shù)據(jù)壓縮中的應(yīng)用

2017-02-07 18:22:06

基于Cortex_A8和FPGA的嵌入系統(tǒng)在雷達信號處理中的應(yīng)用

基于Cortex_A8和FPGA的嵌入系統(tǒng)在雷達信號處理中的應(yīng)用

2017-10-26 08:27:50

FPGA+DSP的雷達回波發(fā)生器設(shè)計解析

在研制各種實用雷達的過程中，需要通過多次實驗來檢驗雷達對目標(biāo)回波信號的分析處理能力。由于開發(fā)環(huán)境和實驗條件的限制，雷達系統(tǒng)中各部件及整個系統(tǒng)的測試非常困難，受天氣狀況等因素的影響，其性能及指標(biāo)測試

2017-11-01 11:45:05

一種基于FPGA嵌入式系統(tǒng)的雷達信號模擬器的實現(xiàn)

提出了一種基于FPGA的雷達回波實時模擬器的實現(xiàn)方法。該模擬器采用cPCI 標(biāo)準(zhǔn)總線，以FPGA 為核心計算單元，配有高速數(shù)模、模數(shù)轉(zhuǎn)換模塊，可實現(xiàn)雷達回波信號實時在線注入模擬。該模擬器可實現(xiàn)多種

2017-11-18 13:00:01

3419

基于FPGA 的雷達信號采集系統(tǒng)設(shè)計

近年來，雷達在軍用和民用領(lǐng)域都獲得了巨大的發(fā)展。雷達信號處理系統(tǒng)是雷達的關(guān)鍵模塊，對雷達定位精度起著決定性作用。FPGA 以其眾多的優(yōu)點，在雷達信號處理系統(tǒng)中被廣泛使用。本文探究FPGA 在雷達信號

2017-11-22 07:25:02

5151

基于壓縮感知在雷達探測與識別中應(yīng)用

數(shù)據(jù)呈現(xiàn)極度的不平衡，壓縮感知是有效地減弱這種不平衡的可能技術(shù)之一。以雷達稀疏信號的壓縮測量及重構(gòu)為主線，本文綜述了壓縮感知理論在雷達目標(biāo)探測與識別中的研究進展，分析了壓縮感知理論在PD雷達、穿墻雷達、MIMO雷

2018-02-28 15:53:25

雷達信號處理機的脈沖壓縮系統(tǒng)設(shè)計介紹

脈沖壓縮技術(shù)是指對雷達發(fā)射的寬脈沖信號進行調(diào)制（如線性調(diào)頻、非線性調(diào)頻、相位編碼），并在接收端對回波寬脈沖信號進行脈沖壓縮處理后得到窄脈沖的實現(xiàn)過程。脈沖壓縮有效地解決了雷達作用距離與距離分辨率之間的矛盾，可以在保證雷達在一定作用距離下提高距離分辨率。

2018-11-28 09:18:00

5200

R-D算法與FPGA芯片實現(xiàn)雷達成像方位脈沖壓縮系統(tǒng)的設(shè)計與仿真分析

、功耗與實時性要求都很高的實時SAR成像系統(tǒng)，其應(yīng)用十分廣泛。在整個有距離-多普勒(R-D)算法中方位脈沖壓縮系統(tǒng)是設(shè)計的關(guān)鍵。隨著FPGA芯片突飛猛進的發(fā)展，實時雷達成像方位脈沖壓縮系統(tǒng)在FPGA上實現(xiàn)變成了可能。

2018-12-30 11:10:00

5100

壓縮感知的理論框架和應(yīng)用的系統(tǒng)概述和信號重構(gòu)算法研究

三個方面的內(nèi)容。這里將重點放在最為關(guān)鍵的信號重構(gòu)方面。接下來對重構(gòu)算法中的正交匹配追蹤算法和梯度投影算法的實現(xiàn)原理，算法結(jié)構(gòu)等進行具體的研究并做出信號仿真結(jié)果。最后，在正交匹配追蹤算法的基礎(chǔ)上，提出了一種

2018-12-18 17:21:10

在FPGA中SAR回波模擬中回波信號多普勒相位的兩種實現(xiàn)方法

作為雷達與目標(biāo)相對運動的直觀反映，多普勒相位是SAR回波模擬的原理依據(jù)，同樣也是回波模擬精度的重要影響因素。

2019-03-24 09:26:20

4471

如何實現(xiàn)雷達回波模擬電路的設(shè)計

雷達是無線電測向和測距，測距是其主要的功能之一，雷達是通過測試發(fā)射脈沖和目標(biāo)回波之間的時間差來測量目標(biāo)距離的。雷達模擬器的主要功能是逼真地模擬雷達接收到的目標(biāo)回波。根據(jù)雷達模擬器的輸出頻率可以將雷達模擬器分為射頻雷達模擬器、中頻雷達模擬器及視頻雷達模擬器。

2020-07-24 09:32:02

3529

基于數(shù)字信號處理器實現(xiàn)雷達信號處理系統(tǒng)的設(shè)計

FFT是雷達信號處理的重要工具。DSP內(nèi)部的硬件乘法器、地址產(chǎn)生器（反轉(zhuǎn)尋址）和多處理內(nèi)核，保證DSP在相同條件下，完成FFT算法的速度比通用微處理器要快2到3個數(shù)量級。因此，在雷達信號處理器中，大量采用DSP完成FFT/IFFT，以實現(xiàn)信號的時-頻域轉(zhuǎn)換、回波頻譜分析、頻域數(shù)字脈沖壓縮等。

2020-12-31 10:26:15

3298

FPGA實現(xiàn)滑動平均濾波算法和LZW壓縮算法的論文資料說明

針對數(shù)據(jù)采集系統(tǒng)高速長時間的采樣和后端數(shù)據(jù)傳榆及存儲能力有限的問題，提出基于FPGA的數(shù)據(jù)壓縮解決方案。同時為平滑采集數(shù)據(jù)中的量化噪聲，在進行數(shù)據(jù)壓縮前采用濾波的預(yù)處理技術(shù)。介紹LZW算法和滑動濾渡

2021-01-25 14:26:58

基于LZW編碼的卷積神經(jīng)網(wǎng)絡(luò)壓縮方法綜述

。在 MNIST數(shù)據(jù)集上進行實驗，結(jié)果表明，剪枝效果優(yōu)于浮點轉(zhuǎn)定點的壓縮效果，在進行剪枝、量化后使用LzW編碼，其壓縮比可達25.338。

2021-06-11 11:31:11

信號干擾危及汽車雷達安全

雷達使用輻射信號的知識來識別回波并估計環(huán)境中物體的范圍和速度。這些回聲不是原始信號的完美副本，而是對信號產(chǎn)生建設(shè)性和破壞性干擾的多個返回的總和。重要的是要了解雷達照射的物體的回波會發(fā)生波動，尤其是

2022-07-15 08:17:12

1880

一種基于空間相關(guān)性分數(shù)域的探地雷達回波信號增強方法

針對探地雷達回波中去除直達波和噪聲干擾而削弱目標(biāo)信號的問題，提出了一種基于空間相關(guān)性分數(shù)域的探地雷達回波信號增強方法，利用目標(biāo)信號在臨近測點之間的關(guān)聯(lián)性。

2022-09-13 17:02:48

2115

一文解析雷達回波信號檢測技術(shù)

2023-03-19 11:41:30

5665

hash算法在FPGA中的實現(xiàn)(1)

在FPGA的設(shè)計中，尤其是在通信領(lǐng)域，經(jīng)常會遇到hash算法的實現(xiàn)。hash算法在FPGA的設(shè)計中，它主要包括2個部分，第一個就是如何選擇一個好的hash函數(shù)，減少碰撞；第二個就是如何管理hash表。本文不討論hash算法本身，僅說明hash表的管理。

2023-09-07 17:01:32

1980