（文章來源：EEPW）
? ? ? ?為有效提高視頻監(jiān)控應用領域中多屏幕畫面顯示的清晰度、分辨度等問題，提出了一種基于FPGA的實時視頻圖像處理算法。文中介紹了系統(tǒng)的整體結構，然后針對FPGA模塊介紹了視頻圖像的緩存及圖像分割，并針對視頻的輸出顯示要求，重點介紹了基于雙線性插值算法的實現(xiàn)。ModelSim的仿真結果表明，該算法符合多屏幕顯示系統(tǒng)的要求。

隨著網(wǎng)絡信息化的發(fā)展，顯示設備作為獲取信息的直接手段，有著不可或缺的作用。為滿足用戶對更大屏幕的觀看需要以及使信息顯示更優(yōu)化，大屏幕拼接技術應運而生。大屏幕圖像尺寸的增大使在普通顯示器上不易察覺的細節(jié)暴露無遺，提高了可視化的準確性。高分辨率圖形圖像數(shù)據(jù)處理和可視化，用于解決基于單一硬件顯示設備無法可視化的高分辨率圖形圖像。

而拼接控制器是大屏幕系統(tǒng)中的核心顯示控制設備。拼接控制器的核心是其處理能力和穩(wěn)定性，基于計算機體系構架的傳統(tǒng)控制器，其性能和穩(wěn)定性完全取決于它所依賴的計算機，無論傳統(tǒng)控制器如何改進，最多只能算量的積累，難以獲得質的提升。采用大規(guī)模FPGA陣列式組合處理構架，全嵌入式硬件設計的拼接控制器集視頻信號采集、實時高分辨率數(shù)字圖像處理、二維高階數(shù)字濾波等高端圖像處理技術于一身，具有強大的處理能力。

本文正是在這種背景下，設計了一種基于FPGA的視頻圖像處理算法，實現(xiàn)實時數(shù)字視頻的分割、插值放大，通過并行處理機制，保證了視頻的實時處理和畫面流暢。文中將完成一路監(jiān)控攝像頭采集的畫面在2×2的液晶拼接屏上顯示一幅完整大圖的效果。

由網(wǎng)絡攝像頭采集到的視頻信號，經(jīng)過DVI接收器后，發(fā)出數(shù)據(jù)及控制信號供給FPGA。通過FPGA主控芯片對輸入的視頻信號進行分割、插值放大等處理;視頻輸出模塊將FPGA處理后的數(shù)據(jù)再通過DVI接口輸出到屏幕上。只要數(shù)據(jù)讀出速度高于寫入速度，就不會使圖像產(chǎn)生突變現(xiàn)象，從而達到實時處理的目的。

DVI接口是將顯卡中經(jīng)過處理的待顯示R、G、B數(shù)字信號與水平同步信號(Hsync，行同步信號)、垂直同步信號(Vsync，場同步信號)進行組合，按最小非歸零編碼，將每個像素點按10 bit(8 bit像素數(shù)據(jù)和2 bit控制信號)的數(shù)字信號進行并串轉換，把編碼后的R、G、B數(shù)字流與像素時鐘4組信號按照最小化傳輸差分信號(Transition Minimized Differential Signal，TMDS)方式進行傳輸。

當FPGA內部的信號控制采集信號為0時，采集系統(tǒng)停止工作，地址發(fā)生器不計數(shù)。當其為1時，系統(tǒng)處于采集狀態(tài)。首先只有Vsync上升沿到來后，才允許Hsync通過，從而保證采集的圖像為完整的一幀圖像。當Vsync上升沿到來后，對所有計數(shù)器及觸發(fā)器清零。Vsync上升沿后，場消隱延時用來對Hsync計數(shù)，場消隱期后，可以采集圖像。行同步計數(shù)器對Hsync進行計數(shù)。在計數(shù)的每一行中，當Hsync上升沿到來時，行消隱延時對其計數(shù)。行消隱過后，點同步計數(shù)器開始對其計數(shù)。當行同步計數(shù)停止計數(shù)時，一幀圖像采集完畢，等待下一個Vsync到來。

數(shù)據(jù)緩沖區(qū)為兩片SDRAM，以一幀圖像為單位進行切換控制。采用乒乓存儲機制完成數(shù)據(jù)的無縫緩沖與處理。乒乓操作可以通過“輸入數(shù)據(jù)選擇控制”和“輸出數(shù)據(jù)選擇控制”按節(jié)拍、相互配合地進行來回切換，將經(jīng)過緩沖的數(shù)據(jù)流沒有停頓地送到“后續(xù)處理”模塊。

由于一個像素的輸出值只取決于輸入圖像的相應像素值，因此，可通過對每個輸入像素依次進行處理這種流水化的處理模式，來實現(xiàn)對圖像的點操作。由于每個像素是單獨處理的，所以點操作很容易并行實現(xiàn)。因此，可以把圖像分割成若干部分，然后再對每個部分單獨進行處理。

視頻分割模塊實現(xiàn)單幀視頻圖像的分割剪裁，得到4路完整格式的子視頻像素流，并控制4個子視頻的相互時序關系，各個拼接屏幕的像素點的掃描規(guī)律相同，均為逐行掃描形式，并且子視頻像素點顯示同步，即行同步和場同步。