Xilinx FPGA AXI4總線（二）用實例介紹5個讀寫通道

3 種 AXI4

AXI4協(xié)議是一個點對點的主從接口協(xié)議，數(shù)據(jù)可以同時在主機（Master）和從機（Slave）之間雙向傳輸，且數(shù)據(jù)傳輸大小可以不同。

AXI4中的限制是一個突發(fā)事務（Burst）最多可以傳輸256個數(shù)據(jù)，AXI4-Lite只允許每個事務傳輸1個數(shù)據(jù)。

主機接口具有發(fā)起讀寫的權限，從機被主機控制。

AXI4 和 AXI4-Lite 都有 5 個通道， AXI 4- S tream協(xié)議為流數(shù)據(jù)的傳輸定義了單個通道 ， 與AXI4不同， AXI 4- S tream接口可以突發(fā)無限數(shù)量的數(shù)據(jù) 。

AXI4 實例

對于 AXI4 和 AXI4-Lite 的 5 個通道：

如下圖所示為一個 AXI4 的實例，用于高性能內存映射需求（DDR、BRAM等） 。

Xilinx 的 ZYNQ 系列 FPGA 通過總線互聯(lián)AXI Interconnect 連接到 AXI BRAM Controller 控制 BRAM 存儲器資源，五種顏色的內分別表示一個通道，從上至下依次為 讀地址通道 （araddr）、 寫地址通道 （awaddr）、 寫響應通道 （bresp）、 讀數(shù)據(jù)通道 （rdata）和 寫數(shù)據(jù)通道 （wdata）， 每個通道中均有valid和ready握手信號 。

讀地址/寫地址通道 ，主機通過這兩個通道向從機寫入地址和控制信息，通道的方向為主機Master向從機Slave傳輸，通道內除了ready信號外的其余信號均為輸出，valid為高電平時表示主機認為自己輸出的數(shù)據(jù)有效，ready信號為輸入信號，由從機Slave給出，當ready為高時表示從機已經(jīng)準備好接收主機的數(shù)據(jù)，ready和valid同時為高時代表 從機準備好接收主機數(shù)據(jù)且主機此時發(fā)送了有效的數(shù)據(jù) ，正確的傳輸開始。除了傳輸?shù)刂吠猓琣rlen[7:0]代表突發(fā)傳輸?shù)拈L度，8位可表示0~~255，代表傳輸長度1~~256。

寫響應通道 ，從機通過該通道向主機發(fā)送響應，valid由從機發(fā)出，ready由主機發(fā)出。

讀數(shù)據(jù)通道 ，從機通過該通道向主機發(fā)送讀取出來的數(shù)據(jù)，valid由從機發(fā)出，ready由主機發(fā)出，含有一個last信號用來指示每個事務傳輸過程中的最后一個數(shù)據(jù)，表示當前事務傳輸結束。

此外，與寫數(shù)據(jù)通道對比可知，讀數(shù)據(jù)還多了一個讀響應信號，省去了單獨的讀響應通道。

對 AXI4 的讀數(shù)據(jù)/寫數(shù)據(jù)通道，支持數(shù)據(jù)位寬 8 / 16 / 32 / 64 / 128 / 256 / 512 / 1024 bits。

使用AXI Interconnect互聯(lián)結構時，對AXI4，支持地址位寬最大64位（默認32位），總線的數(shù)據(jù)位寬 32 / 64 / 128 / 256 / 512 / 1024 bits；對 AXI4-Lite，總線的數(shù)據(jù)位寬 32 bits。

** 對于傳輸?shù)臄?shù)據(jù)位寬不足總線位寬的** ，比如使用 32 bit 的總線傳輸 8 bit 的信息，則使用寫通道的 WSTRB[3:0] 來表示有效的寫字節(jié)，WSTRB[n] 對應 WDATA[8n+7 : 8n]，當 WSTRB[3:0] = 4’b0001 時，表示 WDATA[7:0] 有效，屬于窄傳輸?shù)囊环N。

AXI4-Lite 實例

對AXI4-Lite協(xié)議，ZYNQ使用該協(xié)議驅動AXI GPIO，讀寫少量的控制、狀態(tài)寄存器。與AXI4相比，AXI4-Lite是AXI4的刪減版，適合輕量級的應用 ，也是包含5個通道，不同的是每個通道都進行了簡化，去掉了對突發(fā)傳輸?shù)闹С郑˙urst）。

使用AXI Interconnect互聯(lián)結構時，對AXI4-Lite，支持地址位寬最大64位（默認32位），數(shù)據(jù)位寬 32 / 64 bits。