FPGA設計中，時序約束對于電路性能和可靠性非常重要。

本文將詳細介紹衍生時鐘約束和時鐘分組約束設置，給出了詳細的約束命令和示例介紹。

一、衍生時鐘約束

衍生時鐘（Generated Clocks），也叫生成時鐘，是從FPGA的主時鐘信號派生出來的子時鐘信號。

這些子時鐘信號可以在FPGA內(nèi)部的不同區(qū)域使用，以滿足不同模塊的需求。通常是由MMCM或PLL或由組合邏輯生成的倍、分頻時鐘信號。

衍生時鐘與源時鐘的關系如下：

• 簡單的頻率分頻
• 簡單的頻率倍頻
• 頻率倍頻與分頻的組合，獲得一個非整數(shù)的比例
• 相移或波形反相
• 占空比改變
• 上述所有關系的組合

衍生時鐘的約束，需要可以在時鐘樹中加入生成的時鐘，可以使用create_generated_clock命令來定義衍生時鐘的時鐘約束。其語法如下：

通過create_generated_clock命令，我們就可以非常靈活地定義衍生時鐘的時序約束，并將其與主時鐘相結合，保證電路的穩(wěn)定性和正確性。

創(chuàng)建時鐘示例：

衍生時鐘通常有兩種情況：“FPGA開發(fā)軟件自動推導的衍生時鐘”和“用戶自定義的衍生時鐘”

對于FPGA開發(fā)軟件自動推導出來的衍生時鐘，比如MMCM和PLL分頻輸出來的時鐘，可以不用寫入時序約束，只需要對輸入MMCM和PLL的主時鐘做時序約束即可。

用戶自定義的衍生時鐘，通常指的是用戶通過組合邏輯構建的分頻時鐘，這就需要我們自己來寫衍生時鐘約束。

二、時鐘分組約束

FPGA電路中除了主時鐘以外，還有很多其他衍生時鐘，如DFF的時鐘、時鐘分頻器的時鐘等。

這些時鐘對于電路性能和可靠性非常重要。

所以需要將這些衍生時鐘和主時鐘分組，并定義它們之間的層次關系，以確保電路的穩(wěn)定運行。

在Vivado中可以使用set_clock_groups命令來定義時鐘分組。其語法如下：

1、兩個主時鐘是異步關系

2、驗證同一個時鐘端口下，不同時鐘頻率的時序是否收斂

3、BUFGMUX

通過MMCM生成有兩個時鐘輸入BUFGMUX時，只有一個時鐘會被使用，這時設置的時序約束為：

三、總結

本文詳細介紹了衍生時鐘約束和時鐘分組約束，這兩個是在時序約束中常見的寫法，大家在學習時序約束時，可以對照著學習理解。