在PCB設(shè)計中，布線是完成產(chǎn)品設(shè)計的重要步驟，PCB走線的好壞直接影響整個系統(tǒng)的性能，布線在高速PCB設(shè)計中是至關(guān)重要的。布線的設(shè)計過程限定高，技巧細(xì)、工作量大。PCB布線有單面布線、 雙面布線及多層布線。

PCB 板的設(shè)計過程是一個復(fù)雜的過程，要想很好地掌握它，需電子愛好者自已去體會， 才能得到其中的真諦。下面將針對實際布線中可能遇到的一些情況，分析其合理性，并給出一些比較優(yōu)化的走線策略。

PCB走線幾點(diǎn)經(jīng)驗

1、輸入端與輸出端的邊線應(yīng)避免相鄰平行， 以免產(chǎn)生反射干擾。必要時應(yīng)加地線隔離；兩相鄰層的布線要互相垂直，平行容易產(chǎn)生寄生耦合。

2、地線＞電源線＞信號線，通常信號線寬為：8mil～12mil；電源線為50mil～100mil。對數(shù)字電路的PCB可用寬的地導(dǎo)線組成一個回路， 即構(gòu)成一個地網(wǎng)來使用（模擬電路的地不能這樣使用）

3、可以用一些孤島銅，然后將其連接到地平面上。

4、在PCB板內(nèi)部數(shù)字地和模擬地實際上是分開的它們之間互不相連，只是在PCB與外界連接的接口處（如插頭等）。數(shù)字地與模擬地有一點(diǎn)短接，請注意，只有一個連接點(diǎn)。也有在PCB上不共地的，這由系統(tǒng)設(shè)計來決定。

5、實在沒地方布線，可考慮布在VCC層，其次考慮GND層。

6、標(biāo)準(zhǔn)元器件兩腿之間的距離為100mil（2.54mm），所以網(wǎng)格系統(tǒng)的基礎(chǔ)一般就定為100mil（2.54 mm）或小于100mil的整倍數(shù)，如：50mil、25mil、20mil等。一般布局時選擇50mil網(wǎng)格，布線選擇5mil網(wǎng)格，孔距和器件距離設(shè)為25mil（讓器件之間可以走線） 7、我認(rèn)為，蛇形走線就是單單為了長度匹配?。‰姼?，濾波我覺得不會用這么笨的方法。 8、板邊的鋪銅要距離板邊20mil。

9、PCB 板上延時為 0.167ns/inch.。但是，如果過孔多，器件管腳多，網(wǎng)線上設(shè)置的約束多，延時將增大。

10、線徑越寬，距電源/地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。

11、PCB板上的走線可等效為串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值0.25-0.55 ohms/英尺。并聯(lián)電阻阻值通常很高。

12、如果采用CMOS或TTL電路進(jìn)行設(shè)計，工作頻率小于10MHz，布線長度應(yīng)不大于7英寸。工作頻率在50MHz布線長度應(yīng)不大于1.5英寸。如果工作頻率達(dá)到或超過75MHz布線長度應(yīng)在1英寸。

13、任何高速和高功耗的器件應(yīng)盡量放置在一起以減少電源電壓瞬時過沖。

14、只有在走網(wǎng)絡(luò)飛線時，用*切換層時，才會自動加上Via。在執(zhí)行Place Line時，換層時不會自動加上Via。

15、在走線前修改線寬的方法。在執(zhí)行走線命令，并按下起始點(diǎn)后，在屏幕右下角會顯示Track Width，這是當(dāng)前線寬。此時可按Tab鍵修改線寬。而此線寬一直保持到下次走線時修改線寬。這個功能類似于DOS版的Current Track。

注意：走網(wǎng)絡(luò)飛線是Interactively Route Connections（也即菜單中的Place/Interactive Routing），直接走線是Place Lines（即菜單中的Place/Line）， 二者走線的線寬參數(shù)是不一樣的，要分別設(shè)置。

PCB走線幾種方式

1． 直角走線

直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標(biāo)準(zhǔn)之一，直角走線會使傳輸線的線寬發(fā)生變化，造成阻抗的不連續(xù)。其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。

直角走線的對信號的影響就是主要體現(xiàn)在三個方面：

一是拐角可以等效為傳輸線上的容性 負(fù)載，減緩上升時間；

二是阻抗不連續(xù)會造成信號的反射；

三是直角尖端產(chǎn)生的EMI。

2． 差分走線

差分信號在高速電路設(shè)計中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設(shè)計，差分信號，就是驅(qū)動端發(fā)送兩個等值、反相的信號，接收端通過比較這兩 個電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線就稱為差分 走線。差分信號和普通的單端信號走線相比，最明顯的優(yōu)勢體現(xiàn)在抗干擾能力強(qiáng)、能有效抑制EMI、時序定位精確。

對于PCB工程師來說，最關(guān)注的還是如何確保在實際走線中能完全發(fā)揮差分走線的這些優(yōu)勢。也許只要是接觸過Layout的人都會了解差分走線的一般要求，那就是“等長、等距” 。等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保 證兩者差分阻抗一致，減少反射?！氨M量靠近原則”有時候也是差分走線的要求之一。但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸?shù)谋举|(zhì)。下面重點(diǎn)討論一下PCB差分信號設(shè)計中幾個常見的誤區(qū)。

誤區(qū)一：認(rèn)為差分信號不需要地平面作為回流路徑，或者認(rèn)為差分走線彼此為對方提供回 流途徑。

誤區(qū)二：認(rèn)為保持等間距比匹配線長更重要。PCB差分走線的設(shè)計中最重要的規(guī)則就是匹配線長，其它的規(guī)則都可以根據(jù) 設(shè)計要求和實際應(yīng)用進(jìn)行靈活處理。

誤區(qū)三：認(rèn)為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強(qiáng)他們的耦合，既 可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁干擾。如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過彼此的強(qiáng)耦合達(dá)到抗干擾和抑制EMI的目的了。增大與其它信號走線的間距是最基本的途徑之一。

3． 蛇形線

蛇形線是Layout中經(jīng)常使用的一類走線方式。其主要目的就是為了調(diào)節(jié)延時，滿足系統(tǒng)時序設(shè)計要求。設(shè)計者首先要有這樣的認(rèn)識：蛇形線會破壞信號質(zhì)量，改變傳輸延時，布線時要盡量避免使用。但實際設(shè)計中，為了保證信號有足夠的保持時間，或者減小同組信號 之間的時間偏移，往往不得不故意進(jìn)行繞線。信號在蛇形走線上傳輸時，相互平行的線段之間會發(fā)生耦合，呈差模形式，S越小，Lp越大，則耦合程度也越大。可能會導(dǎo)致傳輸延時減小，以及由于串?dāng)_而大大降低信號的質(zhì)量。

下面是給Layout工程師處理蛇形線時的幾點(diǎn)建議：

1． 盡量增加平行線段的距離（S），至少大于3H，H指信號走線到參考平面的距離。通俗 的說就是繞大彎走線，只要S足夠大，就幾乎能完全避免相互的耦合效應(yīng)。

2． 減小耦合長度Lp，當(dāng)兩倍的Lp延時接近或超過信號上升時間時，產(chǎn)生的串?dāng)_將達(dá)到飽 和。

3． 帶狀線（Strip-Line）或者埋式微帶線（Embedded Micro-strip）的蛇形線引起的信 號傳輸延時小于微帶走線（Micro-strip）。理論上，帶狀線不會因為差模串?dāng)_影響傳輸 速率。4． 高速以及對時序要求較為嚴(yán)格的信號線，盡量不要走蛇形線，尤其不能在小范圍內(nèi)蜿 蜒走線。

5． 可以經(jīng)常采用任意角度的蛇形走線，如圖1-8-20中的C結(jié)構(gòu)，能有效的減少相互間的 耦合。

6． 高速PCB設(shè)計中，蛇形線沒有所謂濾波或抗干擾的能力，只可能降低信號質(zhì)量，所以 只作時序匹配之用而無其它目的。

7． 有時可以考慮螺旋走線的方式進(jìn)行繞線。

來源：中國電子網(wǎng)