“不必擔心‘摩爾定律’（Moore’s law）走到盡頭，因為在整個半導體發(fā)展藍圖上還有許多好辦法?！北蛔u為“FinFET教父”的中研院院士胡正明在日前于美國舉行的“新思科技產(chǎn)品使用者研討會”（Synopsys Users Group；SNUG）上指出，新的電晶體概念能夠為芯片產(chǎn)業(yè)點燃持續(xù)發(fā)展數(shù)十年的動力。

　　在新思科技執(zhí)行長發(fā)表同樣樂觀的看法后，胡正明也引用軟體設計工具進展，分享了他的想法。

　　他對現(xiàn)場的數(shù)百名芯片設計人員表示，“我說半導體產(chǎn)業(yè)將再持續(xù)發(fā)展100年時可是認真的，一部份的原因在于目前沒有其他替代方案，而且這個世界也需要我們?！?/p>

　　“所有的人都知道但卻不愿意說出口的是，電晶體尺寸微縮是一場終將邁向盡頭的競賽，而我們正朝著終點沖刺，”但是，胡正明指出，這并不表示半導體產(chǎn)業(yè)和以其為基礎的高科技領域也將劃下句點。

　　圖1：胡正明認為像FinFET和FD-SOI等薄膜電晶體還有很長遠的未來。 （來源：Synopsys）

　　負電容電晶體（NC-FET）是來自加州大學柏克萊分校（UC Berkeley）實驗室最新也最重要的概念之一。在該校擔任教授的胡正明與同事們展示以氧化鉿鋯和創(chuàng)新5nm鐵電層制作的30nm NC-FET研究成果。胡正明解釋，“基本上是將一個電壓放大器嵌入電介質……其想法在于以更低的Vdd獲得相同的性能。”

　　這種設計可以協(xié)助工程師將Vdd電壓降低到0.3V以下，從而克服多方面的極限，為新元件未來數(shù)十年的發(fā)展鋪路。

　　“NC-FET一直不被看好，因為我們一直是以“小本經(jīng)營”的方式進行開發(fā)，但現(xiàn)在我們認為它很有前途，因而正積極尋求支持?！焙鞅硎荆皩τ谧孕娮宇I域的投資比NC-FET更多幾十倍， 我認為我們是這個產(chǎn)業(yè)中唯一在研究NC-FET的團隊?！?/p>

　　最近，柏克萊分校成立了一座新的研究中心專注于研發(fā)NC-FET。英特爾（Intel）和臺積電（TSMC）都參加了，也分別投資了14萬美元?！叭绻覀兡芪喑蓡T，就能實現(xiàn)偉大的成果，目前的規(guī)模仍小于一般的政府合約?！?/p>

　　此外，包括Globalfoundries、三星（Samsung）、Synopsys和臺積電等公司都加入了柏克萊元件建模中心，該中心創(chuàng)建的BSIM模型可以為軟體設計工具解讀晶圓廠的實體資料。

　　“我們正為免授權的新元件準備精簡模型，不過沒有什么東西是真正免費的。”他指出，F(xiàn)inFET模型就讓至少12位研究人員花了11年的時間。

　　圖2：NC-FET在傳統(tǒng)電晶體上增加了創(chuàng)新的鐵電層

　　與NC-FET并駕齊驅的是，研究人員正使用十多種備選材料層來開發(fā)2D半導體，這些材料層能以分子或原子厚度進行沈積。胡正明透露，“其中一種材料層可以制造出完美的晶體，最終成為理想的薄體材料，讓我們無需擔心量子效應?！?/p>

　　“2D半導體著實令人振奮，因為不管是用于記憶體還是邏輯單芯片多層整合……以氧化物分隔的電路層……使用像鉬原子等原子自組裝……這真的令人相當興奮，可說是讓我們得以繼續(xù)進行研究的理想介面?！?/p>

　　胡正明并展示了在于去年12月首次提出的2D NMOS和PMOS元件成果，這些元件被沈積于單矽層上，“并自行堆疊?！边@種技術可使電晶體尺寸縮小45%。

　　圖3：僅以一個分子或原子厚的分層即可搭建2D半導體元件

　　這種新設計基本上是目前FinFET和完全耗盡型絕緣矽（FD-SOI）制程中使用的各種薄體元件變異。他預測這些使用各種新材料的設計將具有很長的壽命。

　　鰭高電晶體由于具有性能方面的優(yōu)勢，可望繼續(xù)流行。未來的制程將混合不同高度的鰭片，以便針對特定用途最佳化制程，胡正明指出，“我可以預見薄體設計將一直延用到微影技術?！?/p>

　　當今的FinFET和FD-SOI結構“可以一直發(fā)展到全包覆式電晶體（GAA）或柱或導線，取決于哪一種制造起來最經(jīng)濟實惠……一切都和成本與性能密不可分。”

　　胡正明對于穿隧電晶體和自旋電子的看法就沒那么樂觀。穿隧電晶體的導通電流較當今元件的更低，使其僅適用于物聯(lián)網(wǎng)節(jié)點。

　　自旋電子必須使用全新的邏輯工具組，因而并不實用。他指出，“我們的設計基礎設施非常昂貴……真的難以用于導入一種使用完全不同概念的電晶體?！?/p>

　　圖4：de Geus表示，在產(chǎn)業(yè)成熟期之后將迎來第二春。

　　現(xiàn)在正是芯片設計業(yè)的艱難時期。隨著半導體公司持續(xù)整并以因應不斷攀升的芯片制造成本，新的設計案和EDA工具銷售情況都“很平淡”，Synopsys執(zhí)行長Aart de Geus引用資料指出，芯片業(yè)營收的復合年成長率（CAGR）為4.4%，而“去年和今年的成長率更趨近于零?！?/p>

　　盡管如此，就像胡正明一樣，de Geus在大會開幕時對于該公司在EDA方面的進展仍顯得樂觀。

　　de Geus表示：“我瞭解這個產(chǎn)業(yè)正承受經(jīng)濟的壓力和變化，但我們正處于再次改變世界的浪潮中……讓每樣事物實現(xiàn)智慧化的機會十分巨大，并將徹底改變這個世界。”。

　　de Geus并打趣地說，IoT正象征‘無限樂觀思維’（Immensely Optimistic Thinking），因為，“它雖不足以驅動半導體量，但十分適于將我們與真實世界的實體特性連接在一起。無論如何，如果我們能將性能功耗比再提高10至100倍，那么IoT將出現(xiàn)令人意料不到的爆炸式成長?！?/p>

　　盡管FinFET還有諸多早期的問題，但Synopsys已經(jīng)以14/16nm制程投片超過50種測試芯片了。例如，瑞薩電子（Renesas Electronics）有一款高階車載資訊娛樂SoC就在臺積電16FF+制程中導入Synopsys的完整工具流程。

　　de Geus并引用一些其它進展：

　　今年夏天推出的測試演算法將加快運作時間，并減少25%的測試向量

　　一款14nm的網(wǎng)路SoC使用IC Compiler II使導線長度縮短了17%

　　一款7nm測試芯片以ICC II在1%的PTSI內完成了99%的端點布線

　　使用Prime Time系統(tǒng)，讓包含5，000萬個實例和20個場景的設計在8小時內完成ECO收斂

　　一款名為Cheetah的最新驗證演算法可自動適應處理器上的CPU和GPU核心，使RTL級的工作速度快上5倍。De Geus還介紹了Synopsys透過收購包括Coverity等公司，建立了日益 成長中的安全業(yè)務。

　　“對于我們來說，這已經(jīng)是一個1億美元的業(yè)務了，因此，它不再只是業(yè)余愛好，而是一個極其關鍵的方向，”De Geus表示，“每個物聯(lián)網(wǎng)裝置相當于銀行中的一扇窗戶……事實上，世界上的所有軟體中都有這樣的窗子。”De Geus指出。

　　（參考原文：FinFET‘s Father Forecasts Future，by Rick Merritt）