不斷增加的密度和復雜性使得從設計到制造再到現(xiàn)場捕獲和集成更多數(shù)據(jù)變得勢在必行。

更小的工藝節(jié)點，加上不斷尋求在設計中添加更多功能，迫使芯片制造商和系統(tǒng)公司選擇那些仍能從不斷縮小的技術冗余中獲取一份的設計與制造團隊。

過去，冗余主要在代工廠和設計團隊之間分配，前者采用高度限制性的設計規(guī)則（RDR）以補償新工藝技術的不確定性，后者在設計中加入額外的電路來確?？煽啃?。RDR為晶圓廠的各種工藝增加了冗余，使晶圓廠能夠緩沖從畸形特征到工藝變化的一切——新工藝總是比成熟工藝更容易出現(xiàn)問題。對于設計團隊來說，額外的電路可以在現(xiàn)場出現(xiàn)問題時提供故障轉移。

但從finFET節(jié)點開始，僅僅在設計中增加冗余不再是一種選擇。晶體管密度的增加和更細的連線，使得總系統(tǒng)冗余（代工廠和設計團隊共同構建到芯片中的總和）開始影響性能和功耗。簡而言之，信號通過細線和額外的電路傳輸更遠的距離需要更多的能量，這降低了性能。因此，代工廠開始與EDA公司更密切地合作，通過更好的工具來減少保護帶，尤其是越來越多地通過應用AI/ML和更詳細的模擬，以及將這些工具與新工藝技術更緊密地集成。

其結果是，不同的團隊爭相游說，爭取從設計到制造流程中所能獲得的任何冗余。該冗余可以對沖異構集成的不確定性，也可以緩沖各種類型的噪聲，以及晶體管密度增加引起的物理效應。它還改變了測試、計量和檢查的插入點，特別是對于安全和關鍵任務設計，并將測試從制造擴展到現(xiàn)場，當數(shù)據(jù)路徑因老化或潛在缺陷而退化時，冗余可用于重新路由信號。在某些情況下，這也促使芯片制造商在硅中得到充分驗證的技術或由于其固有冗余而更具彈性的技術與最新、最先進的技術之間做出選擇。

“人們正在尋找可變性寬容的設計，以使自己免受冗余問題的影響，”PDF Solutions總裁兼首席執(zhí)行官John Kibarian表示?！澳承┘軜嬤m合于此。因此，任何類似數(shù)組或本質上并行的元素——比特幣挖礦芯片、GPU、TensorFlow芯片或任何其他IPU（智能處理單元）——相對于CPU或單個處理元素來說，往往是容變的。這些已經占據(jù)了大部分工作負載，而工作負載現(xiàn)在正在轉向本質上更具可變性感知的東西上。這使你免受晶圓廠的可變性的影響。但可變性最低的晶圓廠仍然積累了最多的市場份額，因為你使用的技術可變性越小，你的產品可變性就越小，你也會因此獲得報酬?！?/p>

冗余的減少也使改進現(xiàn)有制造流程變得更加重要，其中一項關鍵工作是將一個或多個步驟的數(shù)據(jù)與晶圓廠中的其他步驟集成在一起。

“數(shù)據(jù)集成是其中的關鍵部分，”Tignis總裁兼首席執(zhí)行官Jon Herlocker說?！熬A廠內部有很多數(shù)據(jù)孤島，特別是在前端和后端之間，因為很多可靠性和測試都是在后端進行的，而且很多時候數(shù)據(jù)孤島并沒有連接到前端數(shù)據(jù)孤島。我們在數(shù)據(jù)孤島方面看到的另一個有趣的問題是，先進的封裝正變得非常重要。與前端相比，包裝方面存在的技術和數(shù)據(jù)基礎設施是低技術含量的——但是擁有這種低技術基礎設施的同一組人正在開始做一些高科技的東西。所以現(xiàn)在他們問自己，'我們要不要把我們的后端技術提升到可以處理我們現(xiàn)在面臨的復雜性的程度？’”

芯片設計和制造的每道工序都需要收緊，以彌補冗余的萎縮。這包括制造和測試、計量和檢測等明顯的領域。

“如果你看看采用目前先進的扇出型封裝的覆銅層壓板，會發(fā)現(xiàn)它可能有多達20層的RDL。” OntoInnovation光刻產品營銷總監(jiān)Keith Best說?！澳惚仨毚_保這些登記是準確的。但是，當然，人們總是試圖獲得更好的[計量和檢測]分辨率性能。隨著分辨率越來越高，覆蓋層也越來越緊，然后你就會擔心基材是否穩(wěn)定。使用覆銅層壓板，當你固化這些層時，可以改變基板的形狀。隨著它在許多層上發(fā)生變化，開口變得越來越難滿足，最終你會損失產量?！?/p>

這為制造中使用的新材料創(chuàng)造了機會，包括玻璃、不同的犧牲材料和永久粘合材料。但是，由于對材料與其他工藝相結合時的表現(xiàn)的準確理解存在差距，因此也需要留出余量。

我們的材料在客戶流程中的確切表現(xiàn)?！盉rewer Science首席技術官Rama Puligadda說:“如果我們能夠獲得加工條件，我們就可以模擬我們的材料在這些過程中的表現(xiàn)或性能。這將有助于我們預測故障并縮短反饋循環(huán)?！?/p>

更糟糕的是，今天使用的材料——就像許多制造工藝一樣——與五年前大不相同。

“今天用于包裝的材料在性能、穩(wěn)定性、質量、環(huán)境兼容性和清潔度方面都有更高的標準?！盤uligadda說：“展望未來，將需要不含PFAS和PFOS的材料，并且需要更高的清潔度來支持混合鍵合等工藝。包裝材料將轉向前端質量要求?！?/p>

?設計工具更好，但數(shù)據(jù)更加孤立

在設計方面，分配冗余一直是一個挑戰(zhàn)，但在針對特定領域的異構設計中，這變得越來越困難。這種異構性使芯片制造商嘗試不同的選擇，并出于競爭原因啟用工程變更單。但現(xiàn)在冗余非常微小，需要提前做更多的工作，這就是為什么設計技術協(xié)同優(yōu)化和系統(tǒng)技術協(xié)同優(yōu)化最近受到如此多的關注。決策需要在流程的早期做出，因為物理冗余影響著從隨機指標到原子層過程的一切。

Arm前首席執(zhí)行官、多家公司董事會成員西蒙?西格斯表示：“冗余一直在增加，且這是建立在長期以來不斷積累的冗余上。”“ML在設計中的一些應用是一個機會，可以跨越更大的界限進行優(yōu)化，擠出一些冗余，并以稍微不同的方式理解故障機制?！?/p>

這就形成了一個爭論點，因為雖然設計團隊總是想要更多的冗余，但這存在物理限制。至少在設計的前沿，更少的冗余等同于更好的性能和功耗，但它也需要重新思考各種流程和方法。冗余需要放在在整個系統(tǒng)的背景下考慮，而不僅僅是單個區(qū)塊或流程。

“人人都想減少冗余，”Movellus總裁兼首席執(zhí)行官Mo Faisal說：“當你看到300瓦及以上的處理器時，你真的找不到封裝。也許只需要減少幾瓦，它就會從不可能變成可能。做到這一點的方法就是減少冗余。但還有哪里能超冗余呢，因為每一處超額都會增加Vmin，從而將電壓功率降低V2。所以這一切都會反饋回來。V與時間有關，所以有必要擠出每一點可能的冗余，而這一切都歸結于時間。但它需要一個系統(tǒng)視角，而不僅僅只看一個區(qū)塊?！?/p>

同時還需要了解該冗余如何影響實際用例中的整體性能和功耗。

proteanTecs測試與分析副總裁AlexBurlak表示:“為了確保芯片在現(xiàn)場運行時具有正確的性能保護帶，并且準確的分箱，僅靠time-zero ATPG和基于memory BiST的決策已經不夠了?！薄澳阈枰ㄟ^連接到設計中實際邏輯路徑的代理來監(jiān)控實際的時序冗余，而不僅僅是通過/失敗測試。此外，在芯片執(zhí)行任務時，通過使用冗余代理，客戶可以獲得高達14%的功耗降低。這是通過在監(jiān)視器下測量端點觸發(fā)器的實際時序冗余來實現(xiàn)的。如果它大于定義的閾值，則意味著你可以安全地降低電壓，但仍能滿足性能要求。沒有這種可見性，就無法知道你在任務中離失敗有多遠。通過檢測接近故障的時序冗余，實現(xiàn)實際邏輯路徑的時序冗余可見性，對于防止操作期間的靜默數(shù)據(jù)損壞也至關重要，這可能是由于不同的原因而發(fā)生的，如果適用，可以本質上延長芯片的使用壽命。

圖1:跟蹤設計中冗余的影響。來源:proteanTecs

加上3D-IC后，挑戰(zhàn)變得更加復雜?！斑@是個可怕的部分，也是人們猶豫不決的原因，”Synopsys數(shù)字設計高級營銷總監(jiān)Shekhar Kapoor說:“方法和工具都在那里，我們實際上可以立即幫你劃分設計。我們可以純粹從連接性的角度告訴你什么是最好的分區(qū)。你可以把所有的宏放在一個骰子里，可以在這里有邏輯，那里有一個內存，這可能會滿足你的高性能目標。但這是最佳方法嗎?你看過所有其他的東西了嗎?你對它的熱力部分做了什么?你有熱冗余和功率冗余，你必須把它們加在一起。但我們以前有20個不同角。現(xiàn)在一個典型的單片設計大約有200個定時角。所以你必須考慮所有這些最壞情況的組合，所有這些都有一個巨大的乘法因子。這僅僅是為了計時。你還有熱問題，老化問題，電力問題。如何擴展時序簽核，不只是點對點，觸發(fā)器對觸發(fā)器，還要考慮到功率和熱的影響。如果你能做到這一點，那么至少你是在一個地方處理冗余?！?/p>

圖2:使用路徑冗余監(jiān)視器優(yōu)化Vmin。來源:Synopsys

Segar表示同意：“你可以擔心設計中'這個塊'或'這個IP'的冗余。對于堆疊芯片或不同基板上的多個芯片，特別是如果它們來自不同的代工廠，每個人都會建立安全冗余。但如果你繼續(xù)這樣做，最終不會有任何結果。這可能會導致表征構建模塊的不同方法?！?/p>

這也增加了對電源完整性分析的需求，這在十年前通常被認為是不重要的?！艾F(xiàn)在，由于電壓冗余變得如此之低，它已成為一種一級簽核工具，”Ansys市場營銷總監(jiān)Marc Swinnen說道?！敖档凸β实淖罴逊椒ㄊ墙档碗妷海虼顺霈F(xiàn)了超低壓工藝。但這意味著你會面對沒有電壓下降余量的副作用。你已經把電壓壓得很低，以至于真的不能在路徑上損失任何電壓，所以它們對電壓下降變得非常非常敏感，EM/IR成為了一級簽核工具。如果增加壓降冗余，則最大頻率會降低，因為現(xiàn)在你必須設計更低的電壓。所以你不僅沒有多少冗余，而且你創(chuàng)造的任何冗余都會直接影響到其性能表現(xiàn)。

這意味著除非萬不得已，否則你真的不想加上這個冗余。盡管如此，人們已經看到芯片的Fmax比最初模擬的低10%左右，并且他們無法完全獲得應有的頻率。最常見的原因是動態(tài)壓降。在壓降分析中存在逃逸，他們沒有看到在實際芯片中會導致影響時序的局部壓降。由于他們沒有預料到的電壓下降情況，他們看到頻率神秘地下降了10%，這可能是由于動態(tài)電壓降，它已經完全取代了傳統(tǒng)的靜態(tài)電壓降。挑戰(zhàn)在于確定哪些開關組合是現(xiàn)實的，哪些會導致最壞的壓降，以及如何減輕或解決這些問題。但是，在整個芯片上布滿冗余來反擊的想法是行不通的。這已經成為一個非常困難的問題，你需要更智能的技術來識別實際的開關。

此外，基于保護帶不再是一種選擇這個事實，冗余可能決定哪種工藝（或者在先進封裝的情況下，哪種工藝）最適合特定設計?！案呒壒?jié)點還不成熟，”Movellus的Faisal說?！半娋€中有更多的變化，更多的電阻，你需要提高電壓來彌補它們造成的代價。柵極的電壓可以降到0.6伏，但即使是3納米，也必須保持在0.75伏左右。這些都是冗余?！?/p>

?結論

如何分配冗余以及分配給哪些群體，正成為一個重大挑戰(zhàn)。它不再局限于一個流程或流程的一部分。相反，冗余需要在系統(tǒng)的背景下考慮，有時甚至是系統(tǒng)的系統(tǒng)，并且需要將其視為跨越多個組的總數(shù)。

總之，目標是要提高可靠性，冗余會影響處理元件、存儲器、芯片架構的選擇，并最終影響信號的完整性和系統(tǒng)的彈性。它是每個設備的核心，即使它對于設計到制造鏈的不同部分并不總是顯而易見的。如今，芯片行業(yè)正在努力應對冗余減少的影響，以及如何彌補寶貴捷徑的喪失。

審核編輯：劉清