很多朋友覺得PID是遙不可及,很神秘,很高大上的一種控制,對(duì)其控制原理也很模糊,只知曉概念性的層面,知其然不知其所以然,那么本期從另類視角來探究微分、積分電路的本質(zhì),意在幫助理解PID的控制原理(PID:P表示比例控制;I表示積分控制;D表示微分控制)。
2022-12-05 09:17:46
4815 
要理解新技術(shù)對(duì)測試設(shè)備帶來什么挑戰(zhàn),必須對(duì)新技術(shù)所帶來的技術(shù)革新要有一個(gè)本質(zhì)上的理解。載波聚合只是4G技術(shù)的其中一個(gè)創(chuàng)新,可以從以下4個(gè)方面來了解以下4G LTE給我們所帶來的技術(shù)創(chuàng)新。
2014-05-09 11:25:59
3430 從本質(zhì)上說,PLC其實(shí)就是一套已經(jīng)做好的單片機(jī)(單片機(jī)范圍很廣的)系統(tǒng)。
2016-02-22 13:50:34
12997 SystemVerilog中多態(tài)能夠工作的前提是父類中的方法被聲明為virtual的。
2022-11-28 11:12:42
1094 在編程語言和類型論中,多態(tài)(英語:polymorphism)指為不同數(shù)據(jù)類型的實(shí)體提供統(tǒng)一的接口。多態(tài)類型(英語:polymorphic type)可以將自身所支持的操作套用到其它類型的值上。
2023-09-20 17:18:40
1103 談到package,用過VHDL的工程師并不陌生。實(shí)際上,SystemVerilog中的package正是從VHDL引入的,以進(jìn)一步增強(qiáng)其在系統(tǒng)級(jí)的描述能力。
2023-10-07 11:33:55
4428 
在 SystemVerilog 中,聯(lián)合只是信號(hào),可通過不同名稱和縱橫比來加以引用。
2023-10-08 15:45:14
2419 
采樣與模擬混頻過程非常相似,本質(zhì)上是將被采樣的波形與采樣時(shí)鐘相乘,后者通常是一個(gè)很窄的脈沖。
2021-02-03 16:10:46
4053 
SystemVerilog 的VMM 驗(yàn)證方法學(xué)教程教材包含大量經(jīng)典的VMM源代碼,可以實(shí)際操作練習(xí)的例子,更是ic從業(yè)人員的絕佳學(xué)習(xí)資料。SystemVerilog 的VMM 驗(yàn)證方法學(xué)教程教材[hide][/hide]
2012-01-11 11:21:38
SystemVerilog有哪些標(biāo)準(zhǔn)?
2021-06-21 08:09:41
官方的一個(gè)systemverilog詳解,很詳細(xì)。推薦給打算往IC方面發(fā)展的朋友。QQ群374590107歡迎有志于FPGA開發(fā),IC設(shè)計(jì)的朋友加入一起交流。一起為中國的IC加油?。?!
2014-06-02 09:47:23
官方的一個(gè)systemverilog詳解,很詳細(xì)。推薦給打算往IC方面發(fā)展的朋友。
2014-06-02 09:30:16
systemverilog的一些基本語法以及和verilog語言之間的區(qū)別。
2015-04-01 14:24:14
里面有不同spi模塊的時(shí)序圖距離,相互對(duì)比才更清晰。
2021-01-27 21:58:08
從內(nèi)核協(xié)議棧轉(zhuǎn)向DPDK/netmap或者XDP的本質(zhì)原因是什么?
2021-10-25 07:43:12
多態(tài)VI例子,希望大家喜歡
2015-06-26 17:16:09
咨詢一下,原來點(diǎn)擊Read Holding Registers 可以選擇其他功能,但是現(xiàn)在添加的都是沒有下面這個(gè)藍(lán)色框(多態(tài)Vi選擇器)。請(qǐng)問一下是什么導(dǎo)致這個(gè)原因的呢?還有如何復(fù)原?
補(bǔ)充內(nèi)容 (2017-8-18 17:30):
我去專門學(xué)習(xí)了多態(tài)vi的建立和使用,我明白了,其實(shí)是我選的vi并不是多態(tài)vi。
2017-08-15 17:10:14
多態(tài)子VI已斷開,運(yùn)行該VI前必須解決多態(tài)子VI的所有錯(cuò)誤。外部連接了USB-4711的采集卡,等有正常顯示;
2020-01-14 20:35:42
請(qǐng)對(duì)面向?qū)ο缶幊讨?b class="flag-6" style="color: red">多態(tài)性(polymorphism)的概念以及多態(tài)性對(duì)代碼可重用的意義進(jìn)行闡述。解析:在面向?qū)ο缶幊讨幸话闶沁@樣表述多態(tài)性:向不同的對(duì)象發(fā)送同一條消息(?。?!obj.func
2019-01-04 15:55:56
多態(tài) VI, 選擇 文件(File) ?新建(New)從彈出的對(duì)話框中, 選擇 VI 目錄下的 多態(tài) VI 。在新彈出來的對(duì)話框中, 就可以為自己的新多態(tài) VI 添加不同的多態(tài)實(shí)例。 在LabVIEW
2022-05-10 21:04:44
從Java的角度理解設(shè)計(jì)模式1:什么是重構(gòu) MF在《重構(gòu)》一書中是這樣定義重構(gòu)的:重構(gòu)是這樣一個(gè)過程,在不改變代碼外在行為的前提下,對(duì)代碼作出修改,以改進(jìn)程序的內(nèi)部結(jié)構(gòu)。重構(gòu)
2009-06-19 16:40:31
設(shè)計(jì)驗(yàn)證相關(guān)的公開課!SystemVerilog作為IEEE-1800,將VLSI設(shè)計(jì)、驗(yàn)證和斷言屬性集中在一起,是數(shù)字超大規(guī)模集成電路設(shè)計(jì)和驗(yàn)證領(lǐng)域最流行的語言。從2006年至今
2013-06-10 09:25:55
大家好,我對(duì)一個(gè) round robin 的 systemverilog 代碼有疑惑。https://www.edaplayground.com/x/2TzD代碼第49和54行是怎么解析呢 ?
2017-03-14 19:16:04
多態(tài)子VI,剛看到的,分享給大家,希望對(duì)新學(xué)者有幫助。。。。。。
2015-12-11 13:50:01
一般情況,一個(gè)程序本質(zhì)上都是由 bss段、data段、text段三個(gè)段組成——這是計(jì)算機(jī)程序設(shè)計(jì)中重要的基本概念。而且在嵌入式系統(tǒng)的設(shè)計(jì)中也非常重要,牽涉到嵌入式系統(tǒng)運(yùn)行時(shí)的內(nèi)存大小分配,存儲(chǔ)單元
2021-12-21 07:08:46
為什么多態(tài)VI創(chuàng)建出來沒有接線端子,線都不能連
2014-07-20 11:55:16
在某大型科技公司的招聘網(wǎng)站上看到招聘邏輯硬件工程師需要掌握SystemVerilog語言,感覺SystemVerilog語言是用于ASIC驗(yàn)證的,那么做FPGA工程師有沒有必要掌握SystemVerilog語言呢?
2017-08-02 20:30:21
嗨,我懷疑為什么射頻發(fā)射器本質(zhì)上是非線性的,而接收器本質(zhì)上是線性的。 以上來自于谷歌翻譯 以下為原文Hi I have a doubt that why RF transmitter are non-linear in nature while receiver are linear in nature.
2018-11-01 09:34:29
如何完備地實(shí)現(xiàn)C++多態(tài)性?虛函數(shù)怎么使用?
2021-04-28 06:44:30
內(nèi)核中的封裝繼承與多態(tài)RT-Thread 雖然是使用面向過程的 C 語言來編寫,但是處處都體現(xiàn)了面向?qū)ο蟮木幊趟枷?,先前?duì)其感悟不夠深,隨著編寫的程序越來愈多,對(duì)其理解也逐步加深。封裝封裝是一種
2022-04-13 17:41:45
多態(tài)(Polymorphism) ,從字面意思上看指的是多種形式,在OOP(面向?qū)ο缶幊?中指的是同一個(gè)父類的函數(shù)可以體現(xiàn)為不同的行為。在SystemVerilog中,指的是我們可以使用父類句柄來
2022-12-05 17:34:00
有刷電機(jī)的優(yōu)缺點(diǎn)是什么?無刷直流電機(jī)是由哪些部分組成的?有刷電機(jī)和無刷電機(jī)有哪些本質(zhì)上的區(qū)別?
2021-07-20 07:27:29
和內(nèi)涵基本切合了智能電網(wǎng)的部分發(fā)展趨勢(shì),而且豐富了智能電網(wǎng)的內(nèi)涵,實(shí)際上也就成為了智能電網(wǎng)再起步的依托和方向性的指引?! ∧茉椿ヂ?lián)網(wǎng)和智能電網(wǎng)二者本質(zhì)上的差異化在哪里? 能源互聯(lián)網(wǎng)和智能電網(wǎng)有著本質(zhì)
2016-04-01 09:37:17
什么是多態(tài)?多態(tài)的必要條件是什么?
2020-11-06 06:22:40
SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
2009-07-22 14:08:48
188 SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
2009-07-22 14:12:50
20 Java 中的多態(tài)體現(xiàn)在類的繼承和實(shí)現(xiàn)接口等方面。通過對(duì)與多態(tài)有關(guān)的概念進(jìn)行歸納比較,從繼承和接口兩方面對(duì)多態(tài)的正確實(shí)現(xiàn)進(jìn)行分析,結(jié)合實(shí)例說明多態(tài)性在程序設(shè)計(jì)中的
2009-09-09 08:51:56
24 本文利用形式化的方法對(duì)SystemVerilog的指稱語義進(jìn)行研究,采用EBES(extendedbundle event structure)作為抽象模型,以便更好的描述SystemVerilog真并發(fā)的特點(diǎn)。我們的主要工作是:首先,
2009-12-22 14:01:07
12 如何采用SystemVerilog 來改善基于FPGA 的ASIC 原型關(guān)鍵詞:FPGA, ASIC, SystemVerilog摘要:ASIC 在解決高性能復(fù)雜設(shè)計(jì)概念方面提供了一種解決方案,但是ASIC 也是高投資風(fēng)險(xiǎn)的,如90nm ASIC/S
2010-02-08 09:53:33
10 什么是方法的重載(多態(tài)性)?
在同一個(gè)類中至少有兩個(gè)方法用同一個(gè)名字,但有不同的參數(shù)。
2009-04-28 14:28:38
1381 
就 SystemC 和 SystemVerilog 這兩種語言而言, SystemC 是C++在硬件支持方面的擴(kuò)展,而 SystemVerilog 則繼承了 Verilog,并對(duì) Verilog 在面向?qū)ο蠛万?yàn)證能力方面進(jìn)行了擴(kuò)展。這兩種語言均支持
2010-08-16 10:52:48
5673 文章主要介紹《VMM for SystemVerilog》一書描述的如何利用SystemVerilog語言,采用驗(yàn)證方法學(xué)以及驗(yàn)證庫開發(fā)出先進(jìn)驗(yàn)證環(huán)境。文章分為四部分,第一部分概述了用SystemVerilog語言驗(yàn)證復(fù)雜S
2011-05-09 15:22:02
53 在介紹SystemVerilog 斷言的概念、使用斷言的好處、斷言的分類、斷言的組成以及斷言如何被插入到被測設(shè)計(jì)(DUT)的基礎(chǔ)上,本文詳細(xì)地介紹了如何使用不同的斷言語句對(duì)信號(hào)之間的復(fù)
2011-05-24 16:35:19
0 多態(tài)是 C++ 中面向?qū)ο蠹夹g(shù)的核心機(jī)制之一包含靜態(tài)多態(tài)和動(dòng)態(tài)多態(tài)它們之間有一定的相似性但是應(yīng)用范圍不同該文論述了這種相似性并重點(diǎn)論述了以模板實(shí)現(xiàn)的靜態(tài)多態(tài)的應(yīng)用范圍
2011-06-29 15:41:27
41 Java中多態(tài)性的實(shí)現(xiàn) 什么是多態(tài) 面向?qū)ο蟮娜筇匦裕悍庋b、繼承、多態(tài)。從一定角度來看,封裝和繼承幾乎都是為多態(tài)而準(zhǔn)備的。這是我們最后一個(gè)概念,也是最重要的知識(shí)點(diǎn)。 多態(tài)的定義:指允許不同類的對(duì)象
2017-09-27 10:36:18
9 如何基于有限且確定的路由結(jié)構(gòu)來支持多樣化服務(wù)是當(dāng)前研究面臨的問題,采用路由結(jié)構(gòu)的自組織和自調(diào)節(jié)來實(shí)現(xiàn)路由與業(yè)務(wù)的自適配,提出一種面向多樣化服務(wù)定制的多態(tài)路由機(jī)制。該機(jī)制通過自適配網(wǎng)絡(luò)路由結(jié)構(gòu)的基本微
2018-03-13 16:43:53
2 由中國社會(huì)科學(xué)院工業(yè)經(jīng)濟(jì)研究所、騰訊研究院共同研究編制的《“人工智能+制造”產(chǎn)業(yè)發(fā)展研究報(bào)告》認(rèn)為,放入“人工智能”的“智能化”過程,與過去制造業(yè)追求“自動(dòng)化”的過程實(shí)際上有本質(zhì)的差異。
2018-06-13 09:03:39
4282 在8月31日分論壇:AI+醫(yī)療專場上,上海交通大學(xué)生物醫(yī)學(xué)工程學(xué)院特別研究員、博導(dǎo)錢曉華為現(xiàn)場觀眾帶來了《醫(yī)學(xué)影像信息系統(tǒng):輔助檢測、診斷和探索》主題演講。
2018-09-11 16:18:29
4678 機(jī)器學(xué)習(xí)方法本質(zhì)上是人類認(rèn)知方式的新世界,是人類的未來。工業(yè)革命解放了人類的體力,以機(jī)器學(xué)習(xí)技術(shù)逐步解鎖的人工智能革命將解放人類的腦力。這不是技術(shù)層面上的進(jìn)步,而是從根本上改變?nèi)祟愓J(rèn)知世界的方式。
2018-12-07 16:50:22
7017 物聯(lián)網(wǎng)本質(zhì)上是一個(gè)設(shè)備網(wǎng)絡(luò)——從可穿戴健身追蹤器到智能工廠車間的連網(wǎng)機(jī)器,每一個(gè)設(shè)備都包含技術(shù),使它能夠通過網(wǎng)絡(luò)發(fā)送和接收信息。然而,它真正的力量在于這些連網(wǎng)設(shè)備所產(chǎn)生的數(shù)據(jù),提供有關(guān)它們?nèi)绾芜\(yùn)行、位于何處以及如何使用它們的持續(xù)反饋。
2018-12-12 14:15:18
2072 隨著工業(yè)技術(shù)的快速發(fā)展,相繼出現(xiàn)了集散控制系統(tǒng)和現(xiàn)場總線控制系統(tǒng), 一些行業(yè)當(dāng)中有的人認(rèn)為FCS 是由PLC發(fā)展而來的;另一些行業(yè)的人認(rèn)為FCS又是由DCS發(fā)展而來的。FCS與 PLC及DCS之間既有密不可分的關(guān)聯(lián), 又存在著本質(zhì)的區(qū)別。
2019-01-11 16:16:21
5337 
本文檔的主要內(nèi)容詳細(xì)介紹的是JAVA教程之消息、繼承與多態(tài)的應(yīng)用和資料介紹說明主要內(nèi)容包括了:1 消息,2 訪問控制,3 多態(tài)機(jī)制 ,4 繼承機(jī)制,5 抽象類、接口與包
2019-01-16 11:02:40
0 本文檔詳細(xì)介紹的是C++程序設(shè)計(jì)教程之多態(tài)的詳細(xì)資料說明主要內(nèi)容包括了:1.繼承召喚多態(tài) (Inheritance Summon up Polymorphism) ,2.抽象編程的困惑
2019-02-22 10:52:00
9 任正非為了引進(jìn)IBM的研發(fā)管理體系,付出了20億元的費(fèi)用不說,還徹底對(duì)IBM敞開了大門,把公司當(dāng)成了外籍顧問的“殖民地”,任由這70名外籍管理顧問在公司指指點(diǎn)點(diǎn)。
2019-06-05 09:52:59
5615 目前物聯(lián)網(wǎng)技術(shù)已在產(chǎn)品信息化、生產(chǎn)制造環(huán)節(jié)、經(jīng)營管理環(huán)節(jié)、節(jié)能減排、安全生產(chǎn)等領(lǐng)域得到應(yīng)用。
2019-06-25 17:05:13
1227 給我企業(yè)帶來很多收益,你能不能給我講一講,給我做一個(gè)方案?那么從應(yīng)該說今年的3月份到現(xiàn)在開始,基本上每一個(gè)企業(yè)的企業(yè)家,都在問5G數(shù)字化經(jīng)濟(jì)能給它帶來些什么?這讓我感覺到,實(shí)際上在中國5G已經(jīng)變成了一個(gè)非常非常流行的有趣的一個(gè)新起點(diǎn)。
2019-07-03 10:28:44
4222 原子交換(Atomic swaps)是一種支持兩種運(yùn)行在不同區(qū)塊鏈網(wǎng)絡(luò)上的加密貨幣進(jìn)行快速交換的技術(shù)。這種交易過程(也稱為原子跨鏈交易)是基于 智能合約的,可以支持用戶從他們的 加密錢包中直接交換想要的代幣。因此,原子交換本質(zhì)上是跨鏈的點(diǎn)對(duì)點(diǎn)交易。
2019-08-06 14:56:57
1363 學(xué)習(xí)Java語言的過程中,對(duì)于多態(tài)的理解是非常關(guān)鍵的,理解了多態(tài)也就意味著打開了理解Java各種“抽象”的大門。
2019-09-10 15:50:23
2199 區(qū)塊鏈本質(zhì)上是一個(gè)分布式的公共賬本。任何人都可以對(duì)這個(gè)公共賬本進(jìn)行核查,但不存在一個(gè)單一的用戶可以對(duì)它進(jìn)行控制。
2019-09-27 15:04:23
6138 繼承是為了重用父類代碼。兩個(gè)類若存在IS-A的關(guān)系就可以使用繼承。,同時(shí)繼承也為實(shí)現(xiàn)多態(tài)做了鋪墊。那么什么是多態(tài)呢?多態(tài)的實(shí)現(xiàn)機(jī)制又是什么?請(qǐng)看我一一為你揭開:
2019-10-15 10:05:45
2454 
日常生活中的轉(zhuǎn)賬和區(qū)塊鏈轉(zhuǎn)賬有著本質(zhì)上的不同,這種不同造成了區(qū)塊鏈轉(zhuǎn)賬狀態(tài)理解上的復(fù)雜。
2019-10-18 15:12:24
4690 我從去年年底開始進(jìn)行一些統(tǒng)計(jì)數(shù)據(jù)的匯總,今年繼續(xù)這么做似乎很合適。總言之,波卡Polkadot項(xiàng)目,包括了Substrate、Grandpa、Cumulus以及一些支持代碼,目前共有300,000行代碼。這是去年的三倍多,而且這還不包括我們的用戶界面以及很多智能合約代碼庫。
2020-01-04 10:08:05
1921 但這并沒有讓比特幣市場萎縮,反而越來越多的投資者入場,因?yàn)?b class="flag-6" style="color: red">從本質(zhì)上都不是幣在騙人,而在人在作祟。
2020-03-07 10:16:08
849 不用掏出身份證,掃描一下人臉就能甄別出個(gè)人的身份信息。但是發(fā)現(xiàn)有不少人將ETC與RFID混為一談,雖然最近各地都在大力開展提升ETC安裝率的工作,但兩者有著許多本質(zhì)上的區(qū)別;為便于大家理解,兵哥將借著時(shí)下ETC的熱度,通過ETC與RFID的一些不同的地方,為大家介紹汽車電子身份證——RFID。
2020-03-15 17:09:00
12013 網(wǎng)關(guān)與路由器都主要是用來連接不同子網(wǎng)的主機(jī),兩者都屬于硬件設(shè)施,它們都可以對(duì)到達(dá)該主機(jī)的數(shù)據(jù)包進(jìn)行轉(zhuǎn)發(fā)。它們存在著許多的共同點(diǎn),但也有很多本質(zhì)上的區(qū)別。
2020-03-29 17:16:00
8368 眾所周知,Java的三大特性:封裝,繼承與多態(tài)。本文方便讀者朋友們快速理解Java語言中的多態(tài)性,以便在面試過程及日常開發(fā)中更好的指導(dǎo)具體編程思維,因而自我總結(jié)如下:
2020-06-30 17:34:00
2469 一、系統(tǒng)背景 在離散生產(chǎn)制造行業(yè)中,相對(duì)目前被廣泛使用的條碼技術(shù)而言,RFID標(biāo)簽具有本質(zhì)上的優(yōu)勢(shì)。RFID標(biāo)簽的優(yōu)勢(shì)包括:可無線遠(yuǎn)距離讀寫,可穿透性讀寫,可在高速移動(dòng)的狀態(tài)下讀寫、存儲(chǔ)更多的數(shù)據(jù)
2020-10-12 15:24:55
1266 
手冊(cè)的這一部分探討了使用SystemVerilog進(jìn)行驗(yàn)證,然后查看了使用SystemVerilog的優(yōu)點(diǎn)和缺點(diǎn)。
2021-03-29 10:32:46
25 得SystemVerilog在一個(gè)更高的抽象層次上提高了設(shè)計(jì)建模的能力。 SystemVerilog由Accellera開發(fā),它主要定位在芯片的實(shí)現(xiàn)和驗(yàn)證流程上,并為系統(tǒng)級(jí)的設(shè)計(jì)流程提供了強(qiáng)大的連接能力。下面我們從幾個(gè)方面對(duì)S
2021-10-11 10:35:38
3040 作者:Eric.Siegel
TI 的電容式電流隔離技術(shù)在很多方面與光耦合器隔離技術(shù)不同,其中最突出的當(dāng)屬隔離實(shí)施。首先,我們來確定一下我們是否理解“隔離”的真正含義。隔離從本質(zhì)上講是一種保護(hù)形勢(shì)
2021-11-23 16:07:17
2866 event是SystemVerilog語言中的一個(gè)強(qiáng)大特性,可以支持多個(gè)并發(fā)進(jìn)程之間的同步。
2022-10-17 10:21:33
2232 SystemVerilog casting意味著將一種數(shù)據(jù)類型轉(zhuǎn)換為另一種數(shù)據(jù)類型。在將一個(gè)變量賦值給另一個(gè)變量時(shí),SystemVerilog要求這兩個(gè)變量具有相同的數(shù)據(jù)類型。
2022-10-17 14:35:40
3918 學(xué)習(xí)Systemverilog必備的手冊(cè),很全且介紹詳細(xì)
2022-10-19 16:04:06
3 SystemVerilog提供了幾個(gè)內(nèi)置方法來支持?jǐn)?shù)組搜索、排序等功能。
2022-10-31 10:10:37
4278 SystemVerilog packages提供了對(duì)于許多不同數(shù)據(jù)類型的封裝,包括變量、task、function、assertion等等,以至于可以在多個(gè)module中共享。
2022-11-07 09:44:45
1810 SystemVerilog“struct”表示相同或不同數(shù)據(jù)類型的集合。
2022-11-07 10:18:20
3224 SystemVerilog union允許單個(gè)存儲(chǔ)空間以不同的數(shù)據(jù)類型存在,所以u(píng)nion雖然看起來和struct一樣包含了很多個(gè)成員,實(shí)際上物理上共享相同的存儲(chǔ)區(qū)域。
2022-11-09 09:41:28
1379 SystemVerilog中的句柄賦值和對(duì)象復(fù)制的概念是有區(qū)別的。
2022-11-21 10:32:59
1419 要想理解清楚SystemVerilog語言中的Upcasting和Downcasting概念,最好的方式從內(nèi)存分配的角度理解。
2022-11-24 09:58:15
2236 壓縮數(shù)組、 接口、斷言等等,這些都使得SystemVerilog在一個(gè)更高的抽象層次上提高了設(shè)計(jì)建模的能力。SystemVerilog由Accellera開發(fā),它主要定位在芯片的實(shí)現(xiàn)和驗(yàn)證流程上,并為
2022-12-08 10:35:05
3047 上一篇文章介紹了SystemVerilog的各種隨機(jī)化方法,本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法(constraints)。通過使用隨機(jī)約束,我們可以將隨機(jī)限制在一定的空間內(nèi),有針對(duì)性地提高功能覆蓋率。
2023-01-21 17:03:00
3203 之所說適合是因?yàn)榘ê芏鄬I(yè)技術(shù)人員,在入門電源技術(shù)之初,基本都會(huì)陷入諸如 **“LDO與DC-DC區(qū)別”、“LDO與DC-DC在選型上該如何取舍”等問題** ,對(duì)于LDO與DC-DC的各種疑惑
2023-02-17 10:58:06
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數(shù)獨(dú)是一種非常流行的游戲,數(shù)獨(dú)本質(zhì)上也是一個(gè)約束問題,所以我們可以讓SystemVerilog的約束求解器來幫助我們解決。 約束求解器的精妙之處就是,我們只描述約束限制,繁重的數(shù)值生成工作由工具來幫我們完成。 你只需“既要...又要...”,其他的讓下人干吧。
2023-03-08 14:06:00
2286 在制造領(lǐng)域,根據(jù)應(yīng)用場景可以將AGV分為產(chǎn)線AGV和倉儲(chǔ)AGV,兩類應(yīng)用場景對(duì)于AGV廠商的核心訴求有所差異:在產(chǎn)線場景中,注重AGV的定位精準(zhǔn)度、與整體生產(chǎn)節(jié)拍的協(xié)調(diào)性、調(diào)度系統(tǒng)的穩(wěn)定性以及數(shù)據(jù)采集的可行性;在倉儲(chǔ)場景中,注重高效率、調(diào)度系統(tǒng)的SKU容量、WMS的高度可靠性等。與倉儲(chǔ)AGV使用場景不同的是,在生產(chǎn)線上,AGV一般配合專機(jī)設(shè)備、數(shù)控機(jī)床、機(jī)器人等自動(dòng)化設(shè)備實(shí)現(xiàn)原材料、半成品或成品物料運(yùn)送、移載等功能,并衍生出復(fù)合機(jī)器人(AGV+機(jī)械臂),可進(jìn)行移動(dòng)式動(dòng)態(tài)作業(yè),并能與企業(yè)生產(chǎn)管理系統(tǒng)進(jìn)行連接,實(shí)現(xiàn)車間內(nèi)產(chǎn)線物流自動(dòng)化的流通運(yùn)行。
2023-05-10 11:38:08
2006 寫過Verilog和systemverilog的人肯定都用過系統(tǒng)自定義的函數(shù)$display,這是預(yù)定好的,可以直接調(diào)用的功能。
2023-05-16 09:27:02
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factory機(jī)制本質(zhì)是對(duì)SystemVerilog中new函數(shù)的重載
2023-05-26 14:55:12
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虛擬接口不支持多態(tài)性,因?yàn)樗鼈兣c靜態(tài)設(shè)計(jì)元素相關(guān)聯(lián)。但是,SystemVerilog 類確實(shí)支持多態(tài)性,這一事實(shí)可用于創(chuàng)建接口訪問器類。
2023-05-29 10:31:28
1184 電壓放大器和電荷放大器是兩種常見的信號(hào)放大器,它們?cè)谛盘?hào)處理中都扮演著重要的角色。本質(zhì)上,電壓放大器和電荷放大器在功能和應(yīng)用上有著很大的不同。雖然它們都涉及到信號(hào)放大的過程,但其本質(zhì)和原理卻截然不同
2023-05-30 11:53:18
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在面向?qū)ο蟮木幊讨校?b class="flag-6" style="color: red">多態(tài)性是一個(gè)非常重要的概念。
2023-06-08 14:19:10
1316 Bluespec SystemVerilog (BSV) 是由Arvind 開發(fā)的 Bluespec 語言,這是一種高級(jí)功能 硬件 描述編程語言,本質(zhì)上是Haskell(Haskell ( / ?h
2023-06-27 10:14:52
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本文講一下SystemVerilog的time slot里的regions以及events的調(diào)度。SystemVerilog語言是根據(jù)離散事件執(zhí)行模型定義的,由events驅(qū)動(dòng)。
2023-07-12 11:20:32
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上一篇文章《暗藏玄機(jī)的SV隨機(jī)化》介紹了SystemVerilog的各種隨機(jī)化方法,本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法(constraints)。通過使用隨機(jī)約束,我們可以將隨機(jī)限制在一定的空間內(nèi),有針對(duì)性地提高功能覆蓋率。
2023-09-24 12:15:30
3513 談到SystemVerilog,很多工程師都認(rèn)為SystemVerilog僅僅是一門驗(yàn)證語言,事實(shí)上不只如此。傳統(tǒng)的Verilog和VHDL被稱為HDL(Hardware Description
2023-10-19 11:19:19
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本文分享一些SystemVerilog的coding guideline。
2023-11-22 09:17:30
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晶振頻率和時(shí)鐘頻率本質(zhì)上有何區(qū)別呢?時(shí)鐘頻率有什么作用? 晶振頻率和時(shí)鐘頻率是兩個(gè)相關(guān)但又有所不同的概念。下面我們將逐一介紹這兩個(gè)概念的含義、區(qū)別和作用。 首先,我們來了解晶振頻率。晶振是一種
2024-01-24 16:11:35
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評(píng)論