??? 關(guān)鍵詞：VHDL 電路簡化

??? 近年來，隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進行芯片或系統(tǒng)設(shè)計已不能滿足要求，迫切需要提高設(shè)計效率。在這樣的技術(shù)背景下，能大大降低設(shè)計難度的VHDL設(shè)計方法正越來越廣泛地被采用。但是VHDL設(shè)計是行為級的設(shè)計?所帶來的問題是設(shè)計者的設(shè)計思考與電路結(jié)構(gòu)相脫節(jié)。設(shè)計者主要是根據(jù)VHDL的語法規(guī)則?對系統(tǒng)目標的邏輯行為進行描述?然后通過綜合工具進行電路結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過仿真工具進行邏輯功能仿真和系統(tǒng)時延的仿真。實際設(shè)計過程中，由于每個工程師對語言規(guī)則、對電路行為的理解程度不同，每個人的編程風格不同，往往同樣的系統(tǒng)功能，描述的方式是不一樣的，綜合出來的電路結(jié)構(gòu)更是大相徑庭。因此，即使最后綜合出的電路都能實現(xiàn)相同的邏輯功能，其電路的復(fù)雜程度和時延特性都會有很大的差別，甚至某些臃腫的電路還會產(chǎn)生難以預(yù)料的問題。從這個問題出發(fā)，我們就很有必要深入討論在VHDL設(shè)計中如何簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計的問題。

??? １ 描述方法對電路結(jié)構(gòu)的影響

??? 用VHDL進行設(shè)計，其最終綜合出的電路的復(fù)雜程度除取決于設(shè)計要求實現(xiàn)的功能的難度外，還受設(shè)計工程師對電路的描述方法和對設(shè)計的規(guī)劃水平的影響。最常見的使電路復(fù)雜化的原因之一是設(shè)計中存在許多本不必要的類似LATCH的結(jié)構(gòu)。而且由于這些結(jié)構(gòu)通常都由大量的觸發(fā)器組成，不僅使電路更復(fù)雜，工作速度降低，而且由于時序配合的原因而導(dǎo)致不可預(yù)料的結(jié)果。例如對于同一譯碼電路有不同VHDL描述：

１： IF INDEX＝″00000″ THEN

???? STEPSIZE＜＝″0000111″;?

???? WLSIF INDEX＝″00001″ THEN

???? STEPSIZE＜＝″0001000″;?

???? LSIF INDEX＝″00010″ THEN

???? STEPSIZE＜＝″0001001″;?

???? ……

???? ELSE

??????? STEPSIZE＜＝″0000000″;?

???? END IF；

２：STEPSIZE＜＝″0000111″ WHEN INDEX＝″00000″ ELSE

??????????? ″0001000″ WHEN INDEX＝″00001″ELSE

??????????? ″0001001″WHEN INDEX＝″00010″ ELSE

???? ……

?????????? ″0000000″;?

??? 以上兩段程序描述了同一個譯碼電路。第二段程序由于WHEN......ELSE的語句不能生成鎖存器的結(jié)構(gòu)且ELSE后一定要有結(jié)果，所以不會有問題，而第一個程序如果不加ELSE STEPSIZE〈＝“0000000”這句，則會生成一個含有７位寄存器的結(jié)構(gòu)，雖然都能實現(xiàn)相同的譯碼功能。但是電路復(fù)雜度會大增。而由于每個工程師的寫作習(xí)慣不同，有的喜歡用IF....ELSE的語句，有的喜歡用WHEN....ELSE的方式，而用IF....ELSE時，如稍不注意，在描述不需要寄存器的電路時沒加ELSE，則會引起電路不必要的開銷。所以在VHDL設(shè)計中要慎用IF....ELSE這類能描述自身值代入的語句。

??? ２ 設(shè)計規(guī)劃的優(yōu)劣直接影響電路結(jié)構(gòu)

??? 另一主要引起電路復(fù)雜化的原因是對設(shè)計規(guī)劃的不合理。雖然VHDL語言能從行為描述生成電路，但一個完整的設(shè)計一般來說都不可能由直接描述設(shè)計的目標功能來實現(xiàn)的?？傄言O(shè)計分成若干部分，每一部分再分別描述其行為。這就涉及到如何劃分功能模塊的問題，要求對設(shè)計了解的較深入，才能使劃分更有效，才能降低電路的復(fù)雜程度。例如我們設(shè)計一個時鐘源為1kHz，每32秒發(fā)出一組信號（共八組）的簡單的控制器來說。下面有兩種實現(xiàn)方法：

（１）用15位的記數(shù)器實現(xiàn)把輸入1kHz的時鐘分頻為1／32Hz，然后用這個作為時鐘驅(qū)動一個3位的記數(shù)器，這個記數(shù)器的八個狀態(tài)分別通過一個3－8譯碼器發(fā)出所要求的信號。

?２?直接用18位的記數(shù)器把輸入的1kHz時鐘進行分頻，再利用記數(shù)器的八個相距32秒的狀態(tài)來推動一個12－8譯碼器來實現(xiàn)。

??? 對于如此的設(shè)計要求，VHDL程序分別如下所示：

１． 第一種設(shè)計方法的VHDL源程序

process(clk,cclk,count2)?

begin

if?(clk＝＇1＇ and clk＇event)then

??? count2＜＝count2 ＋ 1;?

??? if(count２＝″000000000000000″)then

????? cclk＜＝＇1＇;?

??? else

????? cclk＜＝＇0＇;?

??? end if;?

end if;?

end process;?

process(cclk,count３,ctemp)?

begin

if(cclk＝＇1＇ and cclk＇event)then

?? count3＜＝count3 ＋1;?

?? if(count3＝″000″)then

????? ctemp＜＝″00000001″;?

?? elsif(count3＝″001″)then

????? ctemp＜＝″00000010″;?

?? elsif(count3＝″010″)then

????? ctemp＜＝″00000100″;?

?? elsif(count3＝″011″)then

????? ctemp＜＝″00001000″;?

?? elsif(count3＝″100″)then

????? ctemp＜＝″00010000″;?

?? elsif(count3＝″101″)then

????? ctemp＜＝″00100000″;?

?? elsif(count3＝″110″)then

????? ctemp＜＝″01000000″;?

?? elsif(count3＝″111″)then

???? ctemp＜＝″10000000″;?

?? else

???? ctemp＜＝″00000000″;?

?? end if;?

end if;?

end process;?

２． 第二種設(shè)計方法的VHDL源程序

process(clk,ctemp,count)

begin

if(clk＝＇1＇ and clk＇event)then

?? count＜＝count ＋ 1;?

?? if(count＝″00000000000000000″)then

????? ctemp＜＝″00000001″;?

?? elsif(count＝″001000000000000000″)then

????? ctemp＜＝″00000010″;?

?? elsif(count＝″010000000000000000″)then

????? ctemp＜＝″00000100″;?

?? elsif(count＝″011000000000000000″)then

????? ctemp＜＝″00001000″;?

?? elsif(count＝″100000000000000000″)then

????? ctemp＜＝″00010000″;?

?? elsif(count＝″101000000000000000″)then

????? ctemp＜＝″00100000″;?

?? elsif(count＝″110000000000000000″)then

????? ctemp＜＝″01000000″;?

?? elsif(count＝″111000000000000000″)then

????? ctemp＜＝″10000000″;?

?? end if;?

end if;?

end peocess;?

??? 對于第一種的程序可以綜合出的電路如圖1所示。

??? 該電路用一個15位的加法器和寄存器組成一個15位的記數(shù)器。在記數(shù)器記完一周回到“000000000000000”時，通過后面的15輸入的與非門和一位的觸發(fā)器就可以實現(xiàn)同步的進行215次分頻，同步輸出32Hz的時鐘CCLK。CCLK再驅(qū)動一8位的移位寄存器，便可實現(xiàn)每32秒輸出一信號。

??? 而用第二種的程序設(shè)計綜合出的電路如圖2所示。

??? 圖２所示的電路用一個18位的加法器和寄存器組成一個18位的記數(shù)器。后接了8個18輸入的邏輯門和8輸入的或門。輸入的1kHz時鐘經(jīng)過記數(shù)器被分頻，其中有八個相隔32Hz的記數(shù)狀態(tài)，邏輯門就負責把這八狀態(tài)譯碼成所需的八組信號。譯碼后的數(shù)據(jù)通過選擇器輸出到8位的觸發(fā)器，以實現(xiàn)同步輸出。還有個鎖存器，是用來保持輸出信號不變，在八個狀態(tài)中的從一個狀態(tài)變到下一個之前，保持前一個的數(shù)值。選擇器當邏輯門輸出新的數(shù)據(jù)時讓其輸出數(shù)據(jù)通過，在新數(shù)據(jù)到來之前輸出鎖存器的數(shù)據(jù)。

??? 以上兩種方法都能實現(xiàn)相同的邏輯功能，但圖２所示的方法由于運用了較少位數(shù)的記數(shù)器，所用的邏輯門也較簡單，而且還少用了多路選擇器和鎖存器資源，所以綜合出來的電路較簡單，以XILINX

??Spartan S05 －3 芯片為例。第一種方法占用芯片CLB的12％，其中FMAPS為9％，最高工作速度為82Hz。而第二種方法占用了15％的CLB，F(xiàn)MAPS占用15％，最高工作速度只有69.9MHz。在這一個簡單的設(shè)計之中就能省20％的電路，提高12.1MHz的工作速度，由此可見科學(xué)的劃分設(shè)計對降低電路復(fù)雜程度的重要意義。

??? ３ 邏輯設(shè)計對電路結(jié)構(gòu)的影響

??? 還有一個使電路復(fù)雜化的原因是邏輯電路的輸入項太多以致需占用過多的面積。我們從圖3和圖4兩個相同功能的邏輯電路和他們對應(yīng)的VHDL描述來分析。

??? 比較兩圖可知，圖3是二級邏輯門，每個輸入信號與不只一個邏輯門相連，圖4是三級的邏輯門，每個輸入信號只與一邏輯門相連。由于級數(shù)少，延時也較少，因此圖3的速度要比圖4快。然而，由于圖３的輸入項要比圖4大的多（10:5），因此，占用的面積必然也比圖3大。圖4是圖3通過提取公因數(shù)（例中是B和C）得來的，這是把附加的中間項加到結(jié)構(gòu)描述中去的一種過程，它使輸入到輸出中的邏輯級數(shù)增加，犧牲速度換來電路占用面積的減少。對于對延時要求不高的情況下采用這種方法分解邏輯電路以達到減少電路復(fù)雜度的目的。

??? 通過以上簡單、初步的探討，我們可以知道，用VHDL進行集成電路的設(shè)計，牽涉到對VHDL語言的使用方法和對設(shè)計的理解程度。本文討論了以下幾個簡化和優(yōu)化電路設(shè)計的3個值得注意的方面：

（１）在用VHDL進行設(shè)計中要注意避免不必要的寄存器描述。

（２）在編寫程序前要先對整個設(shè)計進行較深入的了解?科學(xué)的劃分設(shè)計，多設(shè)想幾種方案?再進行比較?用多個較少位數(shù)的單元取代較多位數(shù)的單元。

（３）在延時要求不高的情況下，可提取邏輯電路公因子?把它分解成含有中間變量的多級電路。