為了滿(mǎn)足科研與實(shí)驗(yàn)需要，提出并實(shí)現(xiàn)了一種以FPGA和高速D／A為核心，其結(jié)構(gòu)簡(jiǎn)單，控制靈活，信號(hào)質(zhì)量高的多功能信號(hào)源生成系統(tǒng)。該信號(hào)源生成系統(tǒng)能夠?qū)崟r(shí)產(chǎn)生中心頻率在30～130 MHz的各種雷達(dá)、通信、導(dǎo)航和白噪聲等信號(hào)，且產(chǎn)生的各種信號(hào)頻率、幅度、相位和其他參數(shù)均可控。信號(hào)源作為基帶信號(hào)單元配以混頻模塊，可實(shí)現(xiàn)在任意頻段的信號(hào)。另外，該信號(hào)源還可以作為一個(gè)通用平臺(tái)，通過(guò)FPGA內(nèi)部程序的更新來(lái)實(shí)現(xiàn)其他復(fù)雜信號(hào)。

產(chǎn)品級(jí)的信號(hào)源往往滿(mǎn)足不了科研和實(shí)驗(yàn)的需要，尤其在復(fù)雜電磁環(huán)境的研究和實(shí)驗(yàn)中，需要的信號(hào)樣式多種多樣，而且根據(jù)場(chǎng)景的不同，需要信號(hào)樣式、個(gè)數(shù)都發(fā)生了改變。

現(xiàn)場(chǎng)可編程邏輯陣列器件(FPGA)繼承了ASIC中大規(guī)模、高集成度、高可靠性的優(yōu)點(diǎn)，克服了普通ASIC設(shè)計(jì)周期長(zhǎng)，投資大，靈活性差的缺點(diǎn)，逐步成為復(fù)雜數(shù)字硬件電路設(shè)計(jì)的理想首選。為了能滿(mǎn)足科研與實(shí)驗(yàn)的需要，產(chǎn)生一系列需要的信號(hào)，設(shè)計(jì)了一種以FPGA和高速D／A為核心．能產(chǎn)生中心頻率在30～130 MHz的、各種參數(shù)均可調(diào)的雷達(dá)、通信、導(dǎo)航和噪聲信號(hào)的多功能信號(hào)源生成系統(tǒng)。

1 系統(tǒng)硬件結(jié)構(gòu)

多功能信號(hào)源生成系統(tǒng)在綜合控制器的控制下產(chǎn)生一個(gè)或多個(gè)中心頻率在30～130 MHz的雷達(dá)、通信、導(dǎo)航、噪聲等信號(hào)，輸出電平一60～o dBm．步進(jìn)值為0．06 dB。系統(tǒng)主要由綜合控制器、信號(hào)生成器、射頻模塊和天線(xiàn)4個(gè)部分構(gòu)成，如圖1所示。綜合控制器實(shí)現(xiàn)對(duì)系統(tǒng)的整體控制，包括信號(hào)路數(shù)及各路信號(hào)參數(shù)。信號(hào)生成器主要包括控制參數(shù)接口轉(zhuǎn)換模塊和信號(hào)生成模塊兩個(gè)部分。射頻模塊主要完成兩項(xiàng)功能，即650 MHz時(shí)鐘的生成和對(duì)輸入的中頻信號(hào)變頻，最后經(jīng)天線(xiàn)輸出信號(hào)。

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2 綜合控制器

綜合控制器為一臺(tái)工控計(jì)算機(jī)，主要完成控制參數(shù)的輸入和數(shù)字基帶信號(hào)生成。控制人員通過(guò)綜合控制器控制界面將控制參數(shù)輸入，這些控制參數(shù)經(jīng)過(guò)計(jì)算機(jī)uSB接口輸入到信號(hào)生成器，實(shí)現(xiàn)對(duì)信號(hào)生成器的控制。數(shù)字基帶信號(hào)是一定速率的二進(jìn)制碼流，在該系統(tǒng)中綜合控制器完成將BMP圖片轉(zhuǎn)換成一定速率的二進(jìn)制數(shù)據(jù)，并通過(guò)USB接口輸人到信號(hào)生成器中，作為系統(tǒng)的數(shù)字基帶信號(hào)。綜合控制器在工作時(shí)，負(fù)責(zé)向信號(hào)生成器注入控制參數(shù)，如信號(hào)路數(shù)和各路信號(hào)參數(shù)(信號(hào)樣式、工作頻率、功率輸出、調(diào)制指數(shù)、延遲時(shí)間、跳頻速率、脈寬、脈沖周期等)，當(dāng)控制參數(shù)輸入完畢后，綜合控制器開(kāi)始利用USB接口傳輸由BMP圖片轉(zhuǎn)換的二進(jìn)制數(shù)據(jù)。系統(tǒng)在工作過(guò)程中可實(shí)時(shí)更改控制參數(shù)，并根據(jù)指令進(jìn)行刷新，此時(shí)數(shù)字基帶信號(hào)傳輸將暫停，等待更新完畢后繼續(xù)輸出。

3 信號(hào)生成器

信號(hào)生成器由兩部分構(gòu)成，即控制參數(shù)接口轉(zhuǎn)換模塊和信號(hào)生成模塊?？刂茀?shù)接口轉(zhuǎn)換模塊完成將綜合控制器通過(guò)USB傳輸線(xiàn)傳輸?shù)目刂茀?shù)和數(shù)字基帶信號(hào)轉(zhuǎn)換為總線(xiàn)數(shù)據(jù)送入總線(xiàn)中，由信號(hào)生成模塊產(chǎn)生特定控制參數(shù)的信號(hào)。

3．1 控制參數(shù)接口轉(zhuǎn)換模塊

控制參數(shù)接口轉(zhuǎn)換模塊完成從USB接口中收到的數(shù)據(jù)接收，并將接收數(shù)據(jù)轉(zhuǎn)換為總線(xiàn)數(shù)據(jù)送入背板總線(xiàn)?？刂茀?shù)接口轉(zhuǎn)換模塊主要包括兩個(gè)部分：USB控制芯片和1片F(xiàn)PGA，如圖2所示。在這個(gè)模塊內(nèi)完成數(shù)據(jù)包的獲取和拆分兩個(gè)操作。數(shù)據(jù)包的獲取就是USB控制芯片將USB傳輸線(xiàn)中的1位數(shù)據(jù)轉(zhuǎn)換為16位的FD信號(hào)，送到FPGA中。FPGA再將接收到的數(shù)據(jù)按照數(shù)據(jù)包拆分協(xié)議分成16位控制參數(shù)信號(hào)DATA與160 kHz的數(shù)字基帶信號(hào)DATAl60K送到背板總線(xiàn)，同時(shí)通過(guò)總線(xiàn)進(jìn)行傳輸?shù)倪€有兩個(gè)時(shí)鐘信號(hào)AIOW和CLKl60K。其中AIOW是與控制參數(shù)信號(hào)DATA相匹配的時(shí)鐘，是由FPGA送入總線(xiàn)中的，而CLKl60K是與數(shù)字基帶信號(hào)DATAl60K相匹配的時(shí)鐘，是由信號(hào)生成器通過(guò)總線(xiàn)送入FPGA中的。數(shù)據(jù)包的拆分主要由1片Spartan3 FPGA(XC3S200)來(lái)實(shí)現(xiàn)。

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3．2 信號(hào)生成模塊

信號(hào)生成模塊采取FPGA和高速D／A相結(jié)合的方法，在FPGA內(nèi)部產(chǎn)生高速采樣數(shù)據(jù)。采樣數(shù)據(jù)送人高速D／A中還原出信號(hào)。在該系統(tǒng)中，F(xiàn)PGA芯片選用Xilinx公司Virtex－4系列的XC4VLXl00，而高速D／A選用AD公司的AD9736。如圖1所示，信號(hào)生成模塊包括2塊信號(hào)生成電路板，每塊電路板上有2塊FPGA和4塊高速D／A，每塊FPGA與2個(gè)D／A相連，即1個(gè)FPGA內(nèi)部需要同時(shí)產(chǎn)生2路信號(hào)采樣數(shù)據(jù)，整個(gè)系統(tǒng)能產(chǎn)生8路信號(hào)。