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      FPGA設(shè)計(jì)論壇

      文章：504 被閱讀：184.1w 粉絲數(shù)：79 關(guān)注數(shù)：0 點(diǎn)贊數(shù)：31

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      基于XILINX Vivado平臺的GTX收發(fā)器的開發(fā)

      此選項(xiàng)根據(jù)你所用的FPGA型號確定GT類型，我所用的是7k325t系列，故GT類型為GTX。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-03 14:46 ?3719次閱讀
      基于XILINX Vivado平臺的GTX收發(fā)器的開發(fā)

      Vivado中IP核被鎖定的解決辦法

      當(dāng)使用不同版本的Vivado打開工程時(shí)，IP核被鎖定的情況較為常見。不同版本的Vivado對IP核的....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-25 14:00 ?183次閱讀
      Vivado中IP核被鎖定的解決辦法

      基于ZYNQ-MZ702P開發(fā)板實(shí)現(xiàn)以太網(wǎng)通信

      本章以太網(wǎng)通信實(shí)驗(yàn)是基于ZYNQ-MZ702P開發(fā)板進(jìn)行實(shí)現(xiàn)，在配置方面，需要讀者自主修改不同的地方....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-11 11:42 ?919次閱讀
      基于ZYNQ-MZ702P開發(fā)板實(shí)現(xiàn)以太網(wǎng)通信

      Vivado時(shí)序約束中invert參數(shù)的作用和應(yīng)用場景

      在Vivado的時(shí)序約束中，-invert是用于控制信號極性的特殊參數(shù)，應(yīng)用于時(shí)鐘約束（Clock ....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-09 13:49 ?208次閱讀
      Vivado時(shí)序約束中invert參數(shù)的作用和應(yīng)用場景

      使用Vivado ILA進(jìn)行復(fù)雜時(shí)序分析的完整流程

      在 HDL 代碼中標(biāo)記待觀測信號，添加 (* mark_debug = "true" *) 屬性（V....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-04 11:28 ?276次閱讀

      HLS設(shè)計(jì)中的BRAM使用優(yōu)勢

      高層次綜合（HLS）是一種將高級編程語言（如C、C++或SystemC）轉(zhuǎn)換為硬件描述語言（HDL）....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-28 14:36 ?248次閱讀

      詳解FFT的頻率倉與IP核配置

      FFT 的輸出不是 “連續(xù)的頻率譜”，而是離散的、等寬的頻率區(qū)間，每個(gè)區(qū)間就稱為一個(gè) “頻率倉”（簡....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-26 16:58 ?197次閱讀
      詳解FFT的頻率倉與IP核配置

      通過vivado HLS設(shè)計(jì)一個(gè)FIR低通濾波器

      Vivado HLS是一款強(qiáng)大的高層次綜合工具，可將C/C++代碼轉(zhuǎn)換為硬件描述語言（HDL），顯著....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-20 16:19 ?309次閱讀
      通過vivado HLS設(shè)計(jì)一個(gè)FIR低通濾波器

      Vivado+Vitis將程序固化的Flash的操作流程

      ZYNQ 的程序固化是指將程序代碼永久存儲到非易失性存儲器中，使系統(tǒng)上電后能自動(dòng)加載運(yùn)行的過程。主要....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-20 16:17 ?369次閱讀
      Vivado+Vitis將程序固化的Flash的操作流程

      vivado中常用時(shí)序約束指令介紹

      在vivado中，我們常用的時(shí)序約束指令主要包括如下幾個(gè)方面。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-20 16:15 ?313次閱讀

      如何在vivado用ila進(jìn)行debug調(diào)試

      其中1是添加幾個(gè)觀察信號，2是采樣深度。1根據(jù)自己要觀察的信號進(jìn)行選擇，2一般越大越好。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-15 14:25 ?481次閱讀
      如何在vivado用ila進(jìn)行debug調(diào)試

      FPGA+GPU異構(gòu)混合部署方案設(shè)計(jì)

      為滿足對 “納秒級實(shí)時(shí)響應(yīng)” 與 “復(fù)雜數(shù)據(jù)深度運(yùn)算” 的雙重需求，“FPGA+GPU”異構(gòu)混合部署....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-13 15:20 ?349次閱讀

      FPGA DSP模塊使用中的十大關(guān)鍵陷阱

      FPGA 芯片中DSP（數(shù)字信號處理）硬核是高性能計(jì)算的核心資源，但使用不當(dāng)會引入隱蔽性極強(qiáng)的“坑”....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-13 15:18 ?362次閱讀

      FIFO存儲器的種類、IP配置及應(yīng)用

      FIRST IN FIRST OUT （先入先出）。顧名思義，F(xiàn)IFO是一個(gè)數(shù)據(jù)具有先進(jìn)先出的存儲器....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-13 15:15 ?375次閱讀
      FIFO存儲器的種類、IP配置及應(yīng)用

      RapidIO標(biāo)準(zhǔn)的串行物理層實(shí)現(xiàn)

      Serial RapidIO(SRIO) 特指 RapidIO 標(biāo)準(zhǔn)的串行物理層實(shí)現(xiàn)。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 12-09 10:41 ?483次閱讀
      RapidIO標(biāo)準(zhǔn)的串行物理層實(shí)現(xiàn)

      數(shù)字IC/FPGA設(shè)計(jì)中的時(shí)序優(yōu)化方法

      在數(shù)字IC/FPGA設(shè)計(jì)的過程中，對PPA的優(yōu)化是無處不在的，也是芯片設(shè)計(jì)工程師的使命所在。此節(jié)主要....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 12-09 10:33 ?3279次閱讀
      數(shù)字IC/FPGA設(shè)計(jì)中的時(shí)序優(yōu)化方法

      詳解FPGA定點(diǎn)數(shù)計(jì)算方法

      FPGA定點(diǎn)數(shù)計(jì)算在高效資源利用、運(yùn)算速度優(yōu)勢、硬件可預(yù)測性和成本效益等方面發(fā)揮著重要作用。它能節(jié)省....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 12-02 10:09 ?512次閱讀
      詳解FPGA定點(diǎn)數(shù)計(jì)算方法

      利用開源uart2axi4實(shí)現(xiàn)串口訪問axi總線

      microblaze和jtag-to-axi（jtag2axi）雖然也提供了訪問axi總線的能力，但....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 12-02 10:05 ?2058次閱讀
      利用開源uart2axi4實(shí)現(xiàn)串口訪問axi總線

      FPGA實(shí)現(xiàn)基于SPI協(xié)議的Flash驅(qū)動(dòng)控制芯片擦除

      本篇博客具體包括SPI協(xié)議的基本原理、模式選擇以及時(shí)序邏輯要求，采用FPGA（EPCE4），通過SP....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 12-02 10:00 ?2578次閱讀
      FPGA實(shí)現(xiàn)基于SPI協(xié)議的Flash驅(qū)動(dòng)控制芯片擦除

      基于AXI DMA IP核的DDR數(shù)據(jù)存儲與PS端讀取

      添加Zynq Processing System IP核，配置DDR控制器和時(shí)鐘。7000系列的Zy....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 11-24 09:25 ?3240次閱讀
      基于AXI DMA IP核的DDR數(shù)據(jù)存儲與PS端讀取

      使用AXI4接口IP核進(jìn)行DDR讀寫測試

      本章的實(shí)驗(yàn)任務(wù)是在 PL 端自定義一個(gè) AXI4 接口的 IP 核，通過 AXI_HP 接口對 PS....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 11-24 09:19 ?3731次閱讀
      使用AXI4接口IP核進(jìn)行DDR讀寫測試

      IBERT GT收發(fā)器誤碼率測試實(shí)例

      IBERT(Integrated Bit Error Ratio Tester),集成誤碼率測試儀。....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 11-24 09:11 ?2965次閱讀
      IBERT GT收發(fā)器誤碼率測試實(shí)例

      利用matlab和FPGA產(chǎn)生FMCW波

      調(diào)頻連續(xù)波(frequency modulated continuous wave, FMCW)，常....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 11-24 09:08 ?3797次閱讀
      利用matlab和FPGA產(chǎn)生FMCW波

      Xilinx FPGA串行通信協(xié)議介紹

      Xilinx FPGA因其高性能和低延遲，常用于串行通信接口設(shè)計(jì)。本文深入分析了Aurora、PCI....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 11-14 15:02 ?2533次閱讀
      Xilinx FPGA串行通信協(xié)議介紹

      如何使用FPGA實(shí)現(xiàn)SRIO通信協(xié)議

      本例程詳細(xì)介紹了如何在FPGA上實(shí)現(xiàn)Serial RapidIO（SRIO）通信協(xié)議，并通過Veri....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 11-12 14:38 ?5767次閱讀
      如何使用FPGA實(shí)現(xiàn)SRIO通信協(xié)議

      基于FPGA的高效內(nèi)存到串行數(shù)據(jù)傳輸模塊設(shè)計(jì)

      本文介紹了一個(gè)基于FPGA的內(nèi)存到串行數(shù)據(jù)傳輸模塊，該模塊設(shè)計(jì)用來高效地處理存儲器中的數(shù)據(jù)并傳輸至串....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 11-12 14:31 ?4336次閱讀
      基于FPGA的高效內(nèi)存到串行數(shù)據(jù)傳輸模塊設(shè)計(jì)

      在FPGA設(shè)計(jì)中集成事件斷點(diǎn)的實(shí)現(xiàn)過程

      如果對處于全速(at-speed)運(yùn)行下的FPGA調(diào)試，工程師在現(xiàn)有通用“能力技術(shù)”基礎(chǔ)上，再增加“....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 11-07 11:20 ?5390次閱讀
      在FPGA設(shè)計(jì)中集成事件斷點(diǎn)的實(shí)現(xiàn)過程

      如何利用Verilog HDL在FPGA上實(shí)現(xiàn)SRAM的讀寫測試

      本篇將詳細(xì)介紹如何利用Verilog HDL在FPGA上實(shí)現(xiàn)SRAM的讀寫測試。SRAM是一種非易失....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 10-22 17:21 ?4345次閱讀
      如何利用Verilog HDL在FPGA上實(shí)現(xiàn)SRAM的讀寫測試

      FPGA中數(shù)據(jù)延遲方案介紹

      本質(zhì)上就是對數(shù)據(jù)進(jìn)行多級寄存器緩存，延遲時(shí)間以clk的一個(gè)周期為單位，消耗的就是寄存器。比較適合延遲....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 10-15 10:23 ?760次閱讀
      FPGA中數(shù)據(jù)延遲方案介紹

      vivado JTAG鏈、連接、IP關(guān)聯(lián)規(guī)則介紹

      這列出了定義板上可用的不同JTAG鏈。每個(gè)鏈都列在下面<jtag_chain>以及鏈的名稱，以及定義名稱和鏈中組件的位置。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 10-15 10:21 ?572次閱讀
      vivado JTAG鏈、連接、IP關(guān)聯(lián)規(guī)則介紹