如圖2.7所示，理想的時(shí)鐘模型是一個(gè)占空比為50%且周期固定的方波。為一個(gè)時(shí)鐘周期，為高脈沖寬度，為低脈沖寬度，=+。一般情況下，FPGA器件內(nèi)部的邏輯會(huì)在每個(gè)時(shí)鐘周期的上升沿執(zhí)行一次數(shù)據(jù)的輸入和輸出處理，而在兩個(gè)時(shí)鐘上升沿的空閑時(shí)間里，則可以用于執(zhí)行各種各樣復(fù)雜的處理。而一個(gè)比較耗時(shí)的復(fù)雜運(yùn)算過程，往往無法一個(gè)時(shí)鐘周期完成，便可以切割成幾個(gè)耗時(shí)較小的運(yùn)算，然后在數(shù)個(gè)時(shí)鐘上升沿后輸出最終的運(yùn)算結(jié)果。時(shí)鐘信號(hào)的引入，不僅讓所有的數(shù)字運(yùn)算過程變成“可量化”的，而且也能夠?qū)⒏鞣N不相關(guān)的操作過程同步到一個(gè)節(jié)拍上協(xié)同工作。

圖2.7 理想時(shí)鐘波形

FPGA器件的時(shí)鐘信號(hào)源一般來自外部，我們通常使用晶體振蕩器（簡(jiǎn)稱晶振）產(chǎn)生時(shí)鐘信號(hào)。當(dāng)然了，一些規(guī)模較大的FPGA器件內(nèi)部都會(huì)有可以對(duì)時(shí)鐘信號(hào)進(jìn)行倍頻或分頻的專用時(shí)鐘管理模塊，如PLL或DLL。由于FPGA器件內(nèi)部使用的時(shí)鐘信號(hào)往往不只是供給單個(gè)寄存器使用，因?yàn)樵趯?shí)際應(yīng)用中，成百上千甚至更多的寄存器很可能共用一個(gè)時(shí)鐘源，那么從時(shí)鐘源到不同寄存器間的延時(shí)也可能存在較大偏差（我們通常稱為時(shí)鐘網(wǎng)絡(luò)延時(shí)），而我們知道，這個(gè)時(shí)間差過大是很要命的。因此，F(xiàn)PGA器件內(nèi)部設(shè)計(jì)了一些稱之為“全局時(shí)鐘網(wǎng)絡(luò)”的走線池。通過這種專用時(shí)鐘網(wǎng)絡(luò)走線，同一時(shí)鐘到達(dá)不同寄存器的時(shí)間差可以被控制到很小的范圍內(nèi)。而我們又如何能保證輸入的時(shí)鐘信號(hào)能夠走“全局時(shí)鐘網(wǎng)絡(luò)”呢？有多種方式，對(duì)于外部輸入的時(shí)鐘信號(hào)，只要將晶振產(chǎn)生的時(shí)鐘信號(hào)連接到“全局時(shí)鐘專用引腳”上；而對(duì)于FPGA內(nèi)部的高扇出控制信號(hào)，通常工具軟件會(huì)自動(dòng)識(shí)別此類信號(hào)，將其默認(rèn)連接到“全局時(shí)鐘網(wǎng)絡(luò)”上，而設(shè)計(jì)者若是不放心，也可通過編譯報(bào)告進(jìn)行查看，甚至可以手動(dòng)添加這類信號(hào)。關(guān)于時(shí)鐘電路的設(shè)計(jì)和選型，有如下幾個(gè)基本事項(xiàng)需要考慮：

●??系統(tǒng)運(yùn)行的時(shí)鐘頻率是多少？（可能有多個(gè)時(shí)鐘）

●??是否有內(nèi)部的時(shí)鐘管理單元可用（通常是有）？它的輸入頻率范圍（需要查看器件手冊(cè)進(jìn)行確認(rèn)）？

●??盡可能選擇專用的時(shí)鐘輸入引腳。

關(guān)于FPGA時(shí)鐘電路的PCBLayout設(shè)計(jì)，通常需要遵循以下的原則。

● 時(shí)鐘晶振源應(yīng)該盡可能放在與其連接的FPGA時(shí)鐘專用引腳的臨近位置。

● 時(shí)鐘線盡可能走直線。如果無法避免轉(zhuǎn)彎走線，使用45度線，盡量避免T型走線和直角走線。

● 不用同時(shí)在多個(gè)信號(hào)層走時(shí)鐘線。

● 時(shí)鐘走線不要使用過孔，因?yàn)檫^孔會(huì)導(dǎo)致阻抗變化及反射。

● 靠近外層的地層能夠最小化噪聲。如果使用內(nèi)層走時(shí)鐘線，要有良好的參考平面，且走帶狀線。

● 時(shí)鐘信號(hào)應(yīng)該有終端匹配電路，以最小化反射。

● 盡可能使用點(diǎn)到點(diǎn)的時(shí)鐘走線。

● 如圖2.8所示，對(duì)于時(shí)鐘差分對(duì)的走線，必須嚴(yán)格按照D>2S規(guī)則，以最小化相鄰差分對(duì)間的串?dāng)_。

圖2.8 時(shí)鐘差分對(duì)的間隔

● 確保整個(gè)差分對(duì)在整個(gè)走線過程中的線間距恒定。

● 確保差分對(duì)的走線等長(zhǎng)，以最小化偏斜和相移。

● 同一網(wǎng)絡(luò)走線過程中避免使用多個(gè)過孔，以確保阻抗匹配和更低的感抗。

● 高頻的時(shí)鐘和USB差分信號(hào)對(duì)走線盡可能短。

● 高頻時(shí)鐘或周期性信號(hào)盡可能遠(yuǎn)離高速差分對(duì)以及任何引出的連接器（例如I/O連接器、控制和數(shù)據(jù)連接器或電源連接器）。

● 應(yīng)當(dāng)保證所有走線有持續(xù)的地和電源參考平面。

● 為了最小化串?dāng)_，盡量縮短高頻時(shí)鐘或周期性信號(hào)與高速信號(hào)并行走線的長(zhǎng)度。推薦的最小間距是3倍的時(shí)鐘信號(hào)與最近參考面間距。

● 當(dāng)一個(gè)時(shí)鐘驅(qū)動(dòng)多個(gè)負(fù)載時(shí)，使用低阻抗傳輸線以確保信號(hào)通過傳輸線。

● 信號(hào)換層時(shí)使用回路過孔。

同步時(shí)鐘的延時(shí)應(yīng)該與數(shù)據(jù)相匹配。確保時(shí)鐘與同步數(shù)據(jù)總線在同一層走線，以最小化不同層之間的傳輸速率差異。