半導(dǎo)體芯片先進(jìn)封裝——CHIPLET

Chiplet，顧名思義就是小芯片，也稱為芯?；蛘呔Я?。簡單來說，Chiplet技術(shù)就是像搭積木一樣，把一些預(yù)先生產(chǎn)好的實(shí)現(xiàn)特定功能的芯片裸片（Chip）通過先進(jìn)的集成技術(shù)封裝在一起形成一個(gè)系統(tǒng)級芯片，而這些基本的裸片就是Chiplet。 Chiplet可以使用更可靠和更便宜的技術(shù)制造。較小的硅片本身也不太容易產(chǎn)生制造缺陷。此外，Chiplet芯片也不需要采用同樣的工藝，不同工藝制造的Chiplet可以通過先進(jìn)封裝技術(shù)集成在一起。設(shè)計(jì)一個(gè)SoC系統(tǒng)級芯片，傳統(tǒng)方法是從不同的 IP 供應(yīng)商購買一些 IP，軟核、固核或硬核，結(jié)合自研的模塊，集成為一個(gè) SoC，然后在某個(gè)芯片工藝節(jié)點(diǎn)上完成芯片設(shè)計(jì)和生產(chǎn)的完整流程。有了Chiplet概念以后，對于某些 IP，就不需要自己做設(shè)計(jì)和生產(chǎn)了，而只需要買別人實(shí)現(xiàn)好的硅片，然后在一個(gè)封裝里集成起來。所以 Chiplet 可以看成是一種硬核形式的 IP，但它是以芯片的形式提供的，如下圖所示。

我們可以這么理解：Chiplet 就是一個(gè)新的 IP 重用模式，是硅片級別的IP重用。 ? ?

2.5D??? ? ?

2.5D本身是一種在客觀世界并不存在的維度，因?yàn)槠浼擅芏瘸搅?D，但又達(dá)不到3D的集成密度，取其折中，因此被稱為2.5D。在先進(jìn)封裝領(lǐng)域，2.5D是特指采用了中介層（interposer）的集成方式，中介層目前多采用硅材料，利用其成熟的工藝和高密度互連的特性。雖然理論上講，中介層中可以有TSV也可以沒有TSV，但在進(jìn)行高密度互聯(lián)時(shí)，TSV幾乎是不可缺少的，中介層中的TSV通常被稱為2.5D TSV。 2.5D的整體結(jié)構(gòu)如下圖所示。

3D?? 和2.5D是通過中介層進(jìn)行高密度互連不同，3D是指芯片通過TSV直接進(jìn)行高密度互連。大家知道，芯片面積不大，上面又密布著密度極高的電路，在芯片上進(jìn)行打孔自然不是容易的事情，通常只有Foundry廠可以做得到，這也是為什么到了先進(jìn)封裝時(shí)代，風(fēng)頭最盛的玩家成了TSMC, Intel, Samsung這些工藝領(lǐng)先的芯片廠商。因?yàn)樽钕冗M(jìn)的工藝掌握在他們手里，在這一點(diǎn)上，傳統(tǒng)的OSAT是望塵莫及??！在芯片上直接生成的TSV則被稱為3D TSV，3D的整體結(jié)構(gòu)如下圖所示。

先進(jìn)封裝?

近些年，先進(jìn)封裝一直被看作拯救摩爾定律的神兵利器，雖然摩爾定律實(shí)際上是不可能被拯救的（關(guān)于這一點(diǎn)，我在新書的第一章中有詳細(xì)的推導(dǎo)）。但先進(jìn)封裝確實(shí)起了很大的作用，它有效地提升了封裝體內(nèi)的功能密度，在單位體積內(nèi)集成了更多的功能單元。并且這些功能單元的互連很短，密度很高，因此性能也得到了很大的提升。曾經(jīng)有人用14nm工藝結(jié)合先進(jìn)封裝技術(shù)，做出了號稱可以媲美7nm工藝的產(chǎn)品性能，可能嗎？還是有可能的！因?yàn)閺漠a(chǎn)品（封裝）的尺度來衡量，14nm+先進(jìn)封裝技術(shù)，其產(chǎn)品的功能密度有可能大于7nm+傳統(tǒng)封裝產(chǎn)品的功能密度。既然先進(jìn)封裝這么神奇，那么什么是先進(jìn)封裝呢？現(xiàn)階段先進(jìn)封裝主要是指上面提到的2.5D封裝，3D封裝以及下圖中的WLP（Wafer Level Package）晶圓級封裝。

異構(gòu)集成 ?

異構(gòu)集成，其全稱為異構(gòu)異質(zhì)集成，含有異構(gòu)和異質(zhì)兩重含義。異構(gòu)集成主要指將多個(gè)不同工藝單獨(dú)制造的芯片集成到一個(gè)封裝內(nèi)部，以增強(qiáng)功能和提高性能，可以對采用不同工藝、不同功能、不同制造商制造的組件進(jìn)行封裝。例如下圖所示：將7nm、10nm、28nm、45nm的Chiplet通過異構(gòu)集成技術(shù)封裝在一起。

異質(zhì)集成則是指將不同材料的芯片集成為一體，可產(chǎn)生尺寸小、經(jīng)濟(jì)性好、設(shè)計(jì)靈活性高、系統(tǒng)性能更佳的產(chǎn)品。如下圖所示，將Silicon、GaN、SiC、InP生產(chǎn)加工的Chiplet通過異質(zhì)集成技術(shù)封裝到一起，形成不同材料的半導(dǎo)體在同一款封裝內(nèi)協(xié)同工作的場景。

SiP??

SiPSystem-in-Package，是指在封裝內(nèi)形成一個(gè)系統(tǒng)，SiP?關(guān)注系統(tǒng)在封裝內(nèi)的實(shí)現(xiàn)，所以系統(tǒng)是其重點(diǎn)關(guān)注的對象。

至于是否采用了先進(jìn)封裝工藝，并不是SiP的關(guān)注重點(diǎn)，SiP可能采用傳統(tǒng)的Wire Bonding工藝，也可能采用Flip Chip工藝，當(dāng)然，SiP同樣可能采用先進(jìn)封裝工藝。

隨著系統(tǒng)對性能Performance、功耗Power、體積Volume（可簡稱為PPV，和IC設(shè)計(jì)中的PPA相對應(yīng)）的要求越來越高，集成密度的需求也越來越高，SiP也會越來越多地采用先進(jìn)封裝工藝。

下圖中對本文提到的Chiplet、2.5D、3D、SiP幾個(gè)關(guān)鍵詞進(jìn)行了標(biāo)識，供讀者參考。Chiplet/Chip是封裝中的單元，先進(jìn)封裝是由Chiplet/Chip組成的，2.5D和3D是先進(jìn)封裝的工藝手段，SiP則指代的是完成的封裝整體。

3D Chiplet??

另外，還有一個(gè)概念：3D Chiplet，這個(gè)概念應(yīng)該是AMD在2021年6月份首先提出來的，應(yīng)用在其3D V-Cache上，將包含有64MB L3 Cache的chiplet以3D堆疊的形式與處理器封裝在了一起。

從結(jié)構(gòu)上來講，3D Chiplet就是將Chiplet通過3D TSV集成在一起。另外，為了提高互連密度，3D Chiplet采用了no Bump的垂直互連結(jié)構(gòu)，因此其互連密度更高。

AMD的3D Chiplet工藝的實(shí)現(xiàn)是由TSMC代工的，TSMC稱之為SoIC，屬于其3D Fabric的產(chǎn)品范疇，其鮮明的特點(diǎn)就是采用了no Bump的高密度垂直互連結(jié)構(gòu)，參看下圖。

先進(jìn)封裝的發(fā)展

在過去的幾年里，先進(jìn)封裝已經(jīng)成為半導(dǎo)體中越來越普遍的主題。在這個(gè)系列中，SemiAnalysis將打破大趨勢。我們將深入研究支持先進(jìn)封裝的技術(shù)，例如高精度倒裝芯片、熱壓鍵合（TCB）和各種類型的混合鍵合（HB）。在本文中，我們將重點(diǎn)關(guān)注對技術(shù)的需求以及該行業(yè)為何向先進(jìn)封裝邁進(jìn)。

首先讓我們討論一下先進(jìn)封裝的必要性。摩爾定律以迅猛的速度發(fā)展。自從臺積電跳過 32nm 以來，直到目前的 5nm 工藝節(jié)點(diǎn)，臺積電以每年 2 倍的速度增長晶體管密度。盡管如此，實(shí)際芯片的密度仍以每 3 年約 2 倍的速度增長。這種放緩的部分原因是由于 SRAM 縮放、功率傳輸和熱密度的消亡，但這些問題大多與數(shù)據(jù)的輸入和輸出有關(guān)。

芯片上數(shù)據(jù)的輸入和輸出（IO）是計(jì)算的命脈。將內(nèi)存放在芯片上有助于通過減少通信開銷來減少 IO 需求，但歸根結(jié)底，這是一個(gè)有限的擴(kuò)展途徑。處理器必須與外部世界進(jìn)行交易以發(fā)送和接收數(shù)據(jù)。摩爾定律使業(yè)界晶體管密度大約每 2 年增加 2 倍，但 IO 數(shù)據(jù)速率僅為每 4 年 2 倍。幾十年來，晶體管密度與IO 數(shù)據(jù)速率的差異已經(jīng)大大不同。共同封裝的光學(xué)器件只是解決這個(gè)問題的一種方法，它并不孤單。

從根本上說，芯片需要容納更多的通信點(diǎn)或 IO 才能跟上。不幸的是，這方面的最后一個(gè)主要步驟功能增加是在 90 年代轉(zhuǎn)向倒裝芯片封裝。

傳統(tǒng)倒裝芯片封裝的凸點(diǎn)間距為 150 微米至 200 微米。這意味著每個(gè) IO 單元在裸片的底側(cè)相距 150 到200 微米。臺積電 N7 將凸塊間距降至 130 微米，而英特爾的 10nm 將凸塊間距降至 100 微米，這方面有了一些增量改進(jìn)。這些進(jìn)步被稱為細(xì)間距倒裝芯片。不要小看這些進(jìn)步，因?yàn)樗鼈兪歉锰幚砥鞯木薮笸苿恿?，?2000 年的封裝技術(shù)與 2021 年的封裝技術(shù)基本相同。

2000年的250mm2的芯片與2022年的250mm2芯片在晶體管數(shù)量、性能和成本方面有著難以置信的不同。摩爾定律每 2 年翻一番，表示晶體管數(shù)量增加了 2000 倍以上。顯然，現(xiàn)實(shí)并不那么有利，但晶體管仍然增加了幾個(gè)數(shù)量級。在硬幣的另一面，封裝沒有享受同樣水平的增長。

在臺積電的 N7 節(jié)點(diǎn)上，AMD 的凸塊間距從約200 微米變?yōu)?130 微米，IO 僅增加了 2.35 倍。如前所述，英特爾在 10 納米工藝上從200 微米的凸點(diǎn)間距變?yōu)?100 微米，從而實(shí)現(xiàn)了更大的縮放。這仍然只會使 IO 增加 4 倍。2.35倍或4倍的增加是相對于晶體管數(shù)量增加的舍入誤差。

這帶來了焊盤限制設(shè)計(jì)的概念。將舊設(shè)計(jì)轉(zhuǎn)移到新工藝節(jié)點(diǎn)時(shí)，設(shè)計(jì)本身可能會大幅縮小，但 IO 需求將阻礙芯片尺寸縮小多少。由于需要 IO，裸片尺寸仍然較大，但有空余空間。這些情況被稱為墊受限，并且它們非常頻繁。

順便說一句，這不僅與將使用先進(jìn)封裝的前沿有關(guān)，而且與圍繞汽車芯片和一般后沿半導(dǎo)體短缺的討論有關(guān)。英特爾的 Pat Gelsinger 認(rèn)為，這些短缺的公司應(yīng)該過渡到英特爾 16nm 代工服務(wù)。

Pat Gelsinger表示，我們宣布在英特爾 16和愛爾蘭工廠的其他節(jié)點(diǎn)上提供歐洲代工服務(wù)，我們相信這有機(jī)會幫助加速結(jié)束供應(yīng)短缺，我們正在與汽車和其他行業(yè)合作幫助建立這些能力。但我也想說有些人可能會爭辯說，好吧，讓我們在舊節(jié)點(diǎn)上構(gòu)建大部分汽車芯片。舊節(jié)點(diǎn)不需要一些舊晶圓廠嗎？我們是想投資過去還是想投資未來？

一個(gè)新的晶圓廠需要 4 到 5 年的時(shí)間才能建成并具有生產(chǎn)價(jià)值。不是解決今天的危機(jī)，投資于未來，不要選擇向后投資。相反，我們應(yīng)該將所有設(shè)計(jì)遷移到新的現(xiàn)代節(jié)點(diǎn)，為未來增加供應(yīng)和靈活性做好準(zhǔn)備。

Intel的問題在于，當(dāng)從古老的節(jié)點(diǎn)轉(zhuǎn)移到相對現(xiàn)代的節(jié)點(diǎn)時(shí)，這些設(shè)計(jì)將受到pad限制。由于每 mm2的成本較高，單位成本經(jīng)濟(jì)學(xué)在這里不起作用，因?yàn)橛捎趐ad有限，芯片面積不能很好地縮放。除了這些成本之外，由于必須在較新的節(jié)點(diǎn)上重新設(shè)計(jì)舊芯片和整個(gè)重新認(rèn)證過程，因此一次性成本也很高。將舊芯片移到新節(jié)點(diǎn)的解決方案是不可行的。

那么如何增加 IO 計(jì)數(shù)呢？

一種途徑是尋找使芯片更大的方法。更大的區(qū)域意味著更多的 IO 空間。不是最好的路線，但設(shè)計(jì)人員會經(jīng)常增加芯片上的內(nèi)存，從而允許在芯片上存儲更多數(shù)據(jù)。這反過來又在一定程度上減少了 IO 需求。AMD 最近的架構(gòu)就是一個(gè)很好的例子，因?yàn)樗鼈冊?CPU 和 GPU 上都有巨大的緩存。

AMD 將其命名為 Infinity Cache。該解決方案是通過提供大量片上 SRAM 池來將與計(jì)算最相關(guān)的數(shù)據(jù)存儲在處理器中，從而降低內(nèi)存帶寬需求。在 GPU 領(lǐng)域，AMD 明確表示他們能夠通過添加無限緩存將 GDDR6 總線大小從 384 位減少到 256 位。蘋果在這方面也很積極，在他們內(nèi)部設(shè)計(jì)的處理器上塞進(jìn)了大量的緩存。這些設(shè)計(jì)選擇的一部分與功率有關(guān)，但很大一部分也是由于焊盤限制。

另一種途徑是添加各種專用電路以提高芯片效率。我們在異構(gòu)計(jì)算的寶庫中看到了這一點(diǎn)?；氐轿覀兊腁pple A15 芯片分析，令人驚訝的是 CPU 或 GPU 專用的區(qū)域如此之小。這是討論最多的兩個(gè)方面。蘋果沒有專注于這些營銷方面，而是將大量區(qū)域用于其他功能。雖然沒有標(biāo)注，但右下角主要是圖像信號處理器。這塊巨大的骰子正在執(zhí)行與拍照和視頻相關(guān)的計(jì)算。還有另一個(gè)與媒體編碼和解碼相關(guān)的計(jì)算相關(guān)的未標(biāo)記塊。在 SOC 周圍，您可以找到這些相當(dāng)小的統(tǒng)一矩形，它們是 SRAM 緩存，將更多數(shù)據(jù)保存在芯片上，而不必進(jìn)入內(nèi)存。

這些工作負(fù)載無法在經(jīng)典 CPU 上運(yùn)行。AI 模型的規(guī)模越來越大。Facebook 的深度學(xué)習(xí)推薦系統(tǒng)模型有超過 12 萬億個(gè)參數(shù)。不斷膨脹的模型尺寸致力于讓您在應(yīng)用程序上停留更長時(shí)間并點(diǎn)擊更多廣告。谷歌開發(fā)了自己的芯片，用于在稱為 TPU 的 AI 模型上進(jìn)行訓(xùn)練和推理。隨著新型處理器 VCU的出現(xiàn)，他們擴(kuò)大了他們的芯片工作，如果專用于相同的任務(wù)，它能夠替換 1000 萬個(gè) CPU。

亞馬遜有定制的網(wǎng)絡(luò)芯片，也運(yùn)行他們的管理程序和管理堆棧。他們擁有自己的芯片，專門用于 AI 訓(xùn)練、AI 推理、存儲控制和CPU。當(dāng)您查看 Marvell 和 BroadcomASIC 服務(wù)的重點(diǎn)時(shí)，墻上的文字很清楚，硬件設(shè)計(jì)和架構(gòu)的分解只會增加。

更多的芯片面積意味著更多的引腳、更多的集成功能，但這也是成本失控的絕妙方法。并且芯片尺寸已經(jīng)達(dá)到極限。例如，看看英偉達(dá)或英特爾的數(shù)據(jù)中心陣容。兩者都接近“標(biāo)線限制”超過 5 年。即使他們愿意，他們也無法繼續(xù)制造更大的芯片。芯片收縮已經(jīng)大幅放緩，助長了這個(gè)問題。

因此，收縮已經(jīng)放緩，芯片尺寸無法增長得更大，設(shè)計(jì)也受到pad的限制，這些是唯一的問題嗎?

不幸的是，這不是唯一問題。硅單元經(jīng)濟(jì)學(xué)也遇到了障礙。半導(dǎo)體行業(yè)及其下游企業(yè)單槍匹馬地推動了整個(gè)經(jīng)濟(jì)的通縮環(huán)境，抵消了其他地方的通脹行動。沒有它，80 年代以來的美國和歐洲將經(jīng)歷無休止的滯脹。不過，這種變革性的通貨緊縮力量正在遇到障礙。半導(dǎo)體單位經(jīng)濟(jì)沒有改善。事實(shí)上，將晶體管縮小到更小，它們甚至變得更糟。制造大芯片不僅昂貴，而且比之前的一代更昂貴。

這張來自 AMD 的圖表描繪了一幅非常病態(tài)的畫面。雖然每個(gè)節(jié)點(diǎn)的轉(zhuǎn)變并不相同，但很明顯，在7nm 和 5nm 處，該行業(yè)已經(jīng)達(dá)到了拐點(diǎn)。每產(chǎn)出平方毫米的成本增加幅度不是很小，而是很大。盡管節(jié)點(diǎn)轉(zhuǎn)換帶來了類似的密度增益，或者可能由于 SRAM 縮放速度放緩而更糟，但成本的增加并沒有跟上。與每晶體管成本相關(guān)的趨勢逆轉(zhuǎn)令業(yè)界震驚。這種逆轉(zhuǎn)具有巨大的影響，甚至導(dǎo)致無知的銀行家以此為理由，下調(diào)臺積電的評級，稱其估值過高。

摩根士丹利認(rèn)為，由于摩爾定律正在放緩，晶體管成本縮放已經(jīng)停止，臺積電的定價(jià)壓力將減弱。摩根士丹利通過一張可笑的圖表來證明這一點(diǎn)，該圖表顯示 5nm 的晶體管成本低于 7nm，這與業(yè)內(nèi)專家形成鮮明對比。隨著 FinFET 節(jié)點(diǎn)的引入，每個(gè)晶體管的成本停滯不前，7nm 完全趨于穩(wěn)定，而 5nm 則比以往任何時(shí)候都高。我們的讀者可以算一算，N7 晶圓約為 9500 美元，N5 晶圓約為16000美元。蘋果的芯片尺寸幾乎沒有下降，但他們付了錢。

因此，每個(gè)晶體管的成本仍在增加，但對計(jì)算的需求比以往任何時(shí)候都增加。我們轉(zhuǎn)向異構(gòu)架構(gòu)進(jìn)行反擊，但現(xiàn)在芯片設(shè)計(jì)過程要困難得多。該行業(yè)必須依靠許多擁有不同 IP 的團(tuán)隊(duì)按時(shí)交付并將其整合在一起。Synopsys 和 Cadence 等 EDA 供應(yīng)商在協(xié)助方面做得非常出色，但這還不夠。對于沒有超過 1000 萬個(gè)單元用例的任何人來說，一個(gè)可以購買特定應(yīng)用 IP 或芯片并將其集成到硬件設(shè)計(jì)中的開放生態(tài)系統(tǒng)是必要的。即使對于這些公司，小芯片風(fēng)格的系統(tǒng)架構(gòu)也是答案。

隨著我們繼續(xù)收縮，預(yù)期收益率會緩慢下降。這是一個(gè)合乎邏輯的結(jié)論，因?yàn)槊總€(gè)連續(xù)的節(jié)點(diǎn)都會增加約 35% 的流程步驟。當(dāng)前沿流程在數(shù)千個(gè)流程步驟中進(jìn)行衡量時(shí)，錯(cuò)誤開始迅速堆積。工業(yè)公司喜歡談?wù)摗癝ix Sigma”，但這對半導(dǎo)體制造來說還不夠。讓我們假設(shè)一個(gè)有 2000 個(gè)工藝步驟的過程，每個(gè)步驟的每 cm2缺陷數(shù)為Six Sigma。那么D0（每 cm2缺陷率的行業(yè)術(shù)語）最終將是0.678。芯片越大，出現(xiàn)缺陷的可能性就越大。

如果這個(gè)假設(shè)的過程是構(gòu)建英特爾的高端服務(wù)器 CPU，Ice Lake。這將導(dǎo)致每個(gè)晶片有 4 個(gè)良好的裸片和 76 個(gè)有缺陷的裸片?，F(xiàn)在考慮這個(gè)分析是在 cm2水平上完成的，并且在前沿工藝節(jié)點(diǎn)上每 cm2有數(shù)十億個(gè)晶體管。半導(dǎo)體行業(yè)比Six Sigma好得多。

除了尺寸的完美之外，還有什么解決方案？

Chiplets——小芯片！將大籌碼分成許多小籌碼。

AMD 是這方面最受歡迎的例子，但這是整個(gè)行業(yè)的趨勢。AMD 可以設(shè)計(jì) 3 個(gè)芯片，一個(gè)CPU 核心小芯片和2 個(gè) IO 芯片。這 3 種設(shè)計(jì)覆蓋了很大一部分市場。同時(shí)，英特爾設(shè)計(jì)了 2 個(gè) Alder Lake 臺式機(jī)芯片和 3 個(gè) Ice Lake 服務(wù)器芯片，以服務(wù)于相同的潛在市場。因此，AMD 可以節(jié)省設(shè)計(jì)成本，制造比英特爾更多內(nèi)核的 CPU，并節(jié)省收益成本。

要演示 yield 參數(shù)，請參見下表。AMD將CPU 內(nèi)核拆分為 8 個(gè) CPU 內(nèi)核小芯片。如果良率是 100%，英特爾將能夠以比 AMD 更低的每個(gè) CPU 內(nèi)核的成本制造內(nèi)核。但相反，英特爾必須在每個(gè) CPU 內(nèi)核上花費(fèi)更多，因?yàn)楦蟮男酒懈嗟娜毕?。下表有一些明顯的警告，其中最大的假設(shè)是缺陷芯片的收獲率為 0，并且英特爾和臺積電具有相同的 D0。這些假設(shè)都不是真的，這個(gè)練習(xí)是為了演示目的。

小芯片（Chiplet）很棒，但它不是孤立的解決方案。我們?nèi)匀挥龅皆S多相同的問題。每個(gè)晶體管的成本仍在上升，設(shè)計(jì)成本飆升，由于需要更多 IO 來與其他芯片接口，小芯片被pad限制。由于 IO 限制，部分芯片無法拆分，因此芯片尺寸仍在達(dá)到峰值。

解決辦法是什么？

先進(jìn)封裝！

這就是我們要注意的地方，一些工具供應(yīng)商將所有倒裝芯片封裝稱為“先進(jìn)封裝”。SemiAnalysis 和大多數(shù)業(yè)內(nèi)下游人士不會這么說。因此，我們將所有凸點(diǎn)尺寸小于100 微米的封裝稱為“先進(jìn)”。

最常見的先進(jìn)封裝類別稱為扇出。有些人會爭辯說它甚至不是先進(jìn)的封裝，但那些人大錯(cuò)特錯(cuò)。以Apple 為例，他們將讓臺積電采用應(yīng)用處理器芯片，并將其與 90 微米到 60 微米數(shù)量級的更密集凸塊封裝到重組或載體晶圓/面板上。與傳統(tǒng)倒裝芯片封裝相比，凸點(diǎn)密度大約高出 8 倍。

這種重組或載體晶圓/面板然后進(jìn)一步展開 IO，因此得名扇出。然后將扇出封裝連接到主板。硅芯片的設(shè)計(jì)可以減少對pad受限的擔(dān)憂，因?yàn)樯瘸鎏幍膒ad較小。該封裝還可以封裝 DRAM 內(nèi)存、NAND 存儲和PMIC。集成扇出不僅有利于密度，而且它們還在封裝上保留了大量的芯片間 IO。否則，該 IO 將不得不以更大的IO 間距尺寸通過主板進(jìn)行接口。

集成扇出對于高性能應(yīng)用程序變得越來越普遍，不僅僅是移動應(yīng)用程序。增長最快的用例是在十多年來設(shè)計(jì)一直受到限制的事物的網(wǎng)絡(luò)方面。AMD 將在其服務(wù)器 CPU 和 GPU中非常積極地采用扇出。Tesla Dojo 1是集成扇出封裝的另一個(gè)引人注目的例子，但在晶圓級。SemiAnalysis透露，特斯拉將在發(fā)布公告前使用這種包裝類型。

在先進(jìn)封裝中，有 2.5D 和 3D 封裝。2.5D 涉及封裝在其他硅片上的硅片，但較低的硅片專用于布線，沒有有源晶體管。這通常以55 微米到 50 微米的間距完成，因此凸點(diǎn)密度高出約 16 倍。最常見和最高容量的用例是具有 TSMC CoWoS（基板上晶圓上芯片）的 Nvidia 數(shù)據(jù)中心 GPU。臺積電將有源芯片封裝在只有互連和微凸點(diǎn)的晶圓上。然后使用傳統(tǒng)方法將這疊芯片封裝到基板上。

其他示例基本上包括每個(gè)帶有 HBM 的處理器。HBM 是作為一種階梯函數(shù)增加內(nèi)存帶寬的方法而建立的，這種方法高于傳統(tǒng)形式的 DRAM。它通過使用更寬的內(nèi)存總線來實(shí)現(xiàn)這一點(diǎn)。這些寬總線會產(chǎn)生與 IO 計(jì)數(shù)相關(guān)的問題，但 HBM 是從頭開始設(shè)計(jì)的，以便在同一包內(nèi)共存。這顛覆了 IO 問題，同時(shí)也允許更緊密的集成。

2.5D 的更多示例包括基于Intel EMIB 的產(chǎn)品、Xilinx FPGA、AMD 最新的數(shù)據(jù)中心 GPU 和Amazon Graviton 3。

3D 封裝將一個(gè)有源芯片封裝在另一個(gè)有源芯片之上。這最初是由英特爾提供的55 微米間距的邏輯硅片，但批量用例將是 36 微米或更小。臺積電和 AMD 將推出 17 微米間距的 3d堆疊 V-cache。該技術(shù)從凸塊轉(zhuǎn)移到硅通孔 (TSV)，并且具有更大的擴(kuò)展空間。

索尼制造的 CMOS 圖像傳感器等其他應(yīng)用已經(jīng)采用 6.3 微米間距。為了繼續(xù)進(jìn)行比較，36 微米間距的凸塊密度高 31 倍，以17 微米間距實(shí)現(xiàn)的銅 TSV 的 IO 密度高 138 倍，索尼的 6.3 微米間距的CMOS 圖像傳感器的 IO 密度高 567 倍標(biāo)準(zhǔn)倒裝芯片。

這只是對主要封裝類型的基本解釋，但我們將深入研究本系列中的不同類型的封裝。對未來的封裝類型、工具以及工具供應(yīng)商有很多不同的賭注。設(shè)備和 IP 方面比人們乍一看想象的要興奮得多，但在我們深入研究之前，需要先解釋基礎(chǔ)知識。

對于即將到來的創(chuàng)新海洋，有很多可投資的想法和角度。摩爾定律的放緩正在推動根本性的變化。我們正處于先進(jìn)封裝推動的半導(dǎo)體設(shè)計(jì)復(fù)興之中。

根據(jù)咨詢機(jī)構(gòu)Yole Developpement數(shù)據(jù)，2021年半導(dǎo)體廠商在先進(jìn)封裝領(lǐng)域的資本支出約為119億美元。

該機(jī)構(gòu)表示，2021年先進(jìn)封裝市場體量約為27.4億美元，同時(shí)預(yù)測該市場到2027年將實(shí)現(xiàn)19%的復(fù)合年化增長率，屆時(shí)先進(jìn)封裝市場體量將達(dá)到每年78.7億美元。

根據(jù)該機(jī)構(gòu)統(tǒng)計(jì)，2021年，英特爾投入35億美元支持其先進(jìn)封裝技術(shù)Foveros和EMIB發(fā)展。

其他主要參與者包括在該領(lǐng)域投入30.5億美元的臺積電，以及投入20億美元的日月光。日月光憑借其FoCoS產(chǎn)品，是目前唯一具有超高密度扇出解決方案的OSAT。

（圖自英特爾）

先進(jìn)封裝存在于成本和吞吐量與性能和密度的連續(xù)統(tǒng)一體上。盡管對先進(jìn)封裝的需求顯而易見，但來自英特爾（EMIB、Foveros、Foveros Omni、Foveros Direct）、臺積電（InFO-OS、InFO-LSI、InFO-SOW、InFO-SoIS, CoWoS-S, CoWoS-R, CoWoS-L, SoIC), 三星 (FOSiP, X-Cube, I-Cube, HBM, DDR/LPDDR DRAM, CIS), 日月光 (FoCoS, FOEB), 索尼 (CIS)、美光 (HBM)、SK海力士 (HBM) 和長江存儲 (XStacking) 的先進(jìn)封裝類型和品牌數(shù)量驚人。我們經(jīng)常談?wù)摰腁MD、Nvidia 等公司也都使用這些封裝類型。

在本文中，我們將解釋所有這些類型的封裝及其用途。

倒裝芯片是引線鍵合后常見的封裝形式之一。它由來自代工廠、集成設(shè)計(jì)制造商以及外包組裝和測試公司的眾多公司提供。在倒裝芯片中，PCB、基板或其他晶片將具有著陸焊盤。然后將芯片準(zhǔn)確地放置在頂部，凸起與著陸焊盤接觸，然后芯片被送到回流爐，回流爐加熱組件并回流到凸塊，將兩者粘合在一起。之后焊劑被清除掉，底部填充物沉積在兩者之間。這只是一個(gè)基本的工藝流程，有許多不同類型的倒裝芯片，包括但不限于無助焊劑。

雖然倒裝芯片非常普遍，但間距小于100微米的高級版本則不太常見。關(guān)于我們在第1部分中建立的先進(jìn)封裝的定義，只有臺積電、三星、英特爾、Amkor和ASE涉及使用倒裝芯片技術(shù)的大量邏輯先進(jìn)封裝。其中3家公司也在制造完整的硅晶圓，而另外兩家公司則是外包組裝和測試 (OSAT)。

這就是大量不同類型的倒裝芯片封裝類型開始出現(xiàn)的地方。我們將以臺積電為例，然后擴(kuò)展并將其他公司的封裝解決方案與臺積電的封裝解決方案進(jìn)行比較。臺積電所有封裝選項(xiàng)的最大區(qū)別在于基板材料、尺寸、RDL和堆疊。

在標(biāo)準(zhǔn)倒裝芯片中，最常見的基板通常是有機(jī)層壓板，然后用銅包覆。從這里開始，布線在兩側(cè)圍繞核心構(gòu)建，討論最多的是味之素積層膜（ABF）。該內(nèi)核在頂部構(gòu)建了許多層，這些層負(fù)責(zé)在整個(gè)封裝中重新分配信號和功率。這些承載信號的層是使用干膜層壓和使用CO2激光器或紫外線激光器進(jìn)行圖案化構(gòu)建的。

這就是臺積電的專業(yè)知識開始在集成扇出 (InFO) 上發(fā)揮作用的地方。臺積電沒有使用ABF薄膜的標(biāo)準(zhǔn)流程，而是使用與硅制造更相關(guān)的工藝。臺積電將使用東京電子鍍膜機(jī)/顯影器、ASML光刻工具、應(yīng)用材料銅沉積工具以光刻定義再分布層。再分配層比大多數(shù)OSAT能夠產(chǎn)生的更小、更密集，因此可以容納更復(fù)雜的布線。此過程稱為扇出晶圓級封裝 (FOWLP)。ASE是最大的OSAT，提供FoCoS（基板上的扇出芯片），這是一種FOWLP形式，它也利用了硅制造技術(shù)。三星也有他們的扇出系統(tǒng)封裝（FOSiP），主要用于智能手機(jī)、智能手表、通信和汽車。

借助 InFO-R (RDL)，臺積電可以封裝具有高IO密度、復(fù)雜布線和多核芯片。使用InFO-R最常見的產(chǎn)品是蘋果iPhone和Mac芯片，但也有各種各樣的移動芯片、通信平臺、加速器，甚至網(wǎng)絡(luò)交換機(jī)ASIC。三星還憑借Cisco Silicon One在網(wǎng)絡(luò)交換機(jī)ASIC扇出市場上取得了勝利。InFO-R所取得的進(jìn)步主要與具有更多功耗和IO的更大封裝尺寸相關(guān)。

有不少傳言稱AMD將為其即將推出的Zen 4客戶端（如上圖）和服務(wù)器CPU 提供扇出封裝。SemiAnalysis可以確認(rèn)基于Zen 4的桌面和服務(wù)器產(chǎn)品將使用扇出。然后，這個(gè)扇出將傳統(tǒng)地封裝在標(biāo)準(zhǔn)有機(jī)基板的頂部，該基板的底部有LGA 引腳。封裝這些產(chǎn)品的公司以及轉(zhuǎn)向扇出的技術(shù)原因?qū)⒃诤竺娼視浴?/p>

標(biāo)準(zhǔn)封裝將具有核心基板，然后在每側(cè)有2到5級重新分布層 (RDL)，包括更高級的集成扇出。臺積電的InFO-SoIS（集成基板系統(tǒng)）將這一概念提升到了一個(gè)新的水平。它提供多達(dá)14個(gè)再分配層 (RDL)，可在芯片之間實(shí)現(xiàn)非常復(fù)雜的布線。在靠近管芯的基板上還有一層更高密度的布線層。

臺積電還提供InFO-SOW（晶圓上系統(tǒng)），它允許扇出一整片晶圓的大小，該晶圓可以封裝幾十塊芯片。特斯拉Dojo1，它就利用了這種特殊的包裝形式。特斯拉還將在HW 4.0上使用三星FOSiP。

最后，在臺積電的集成扇出陣容中，還有InFO-LSI（本地硅互連）。InFO-LSI是 InFO-R，但在多個(gè)芯片下方有一塊硅。這種局部硅互連將作為多個(gè)芯片之間的無源互連開始，但它可以在未來演變?yōu)橛性矗ňw管和各種IP）。它最終也將縮小到25微米，但我們認(rèn)為第一代不會出現(xiàn)這種情況。第一個(gè)采用這種封裝的產(chǎn)品將在后面展示。

腦海中浮現(xiàn)的最直接的對比很可能是英特爾的EMIB（嵌入式多芯片互連橋），但這并不是最好的選擇。它更像英特爾的Foveros Omni或ASE的FOEB。讓我們解釋一下。

英特爾的嵌入式多芯片互連橋放置在傳統(tǒng)的有機(jī)基板腔中，然后繼續(xù)構(gòu)建襯底。雖然這可以由英特爾完成，但EMIB的放置和構(gòu)建也可以由傳統(tǒng)的有機(jī)基板供應(yīng)商完成。由于EMIB芯片上的大焊盤，以及沉積層壓布線和通孔的方法，不需要在基板上極其精確地放置芯片。

英特爾通過繼續(xù)使用現(xiàn)有的有機(jī)層壓板和ABF供應(yīng)鏈，放棄了更昂貴的硅基板材料和硅制造工藝。盡管目前由于短缺而非常緊張，但總的來說，這條供應(yīng)鏈?zhǔn)巧唐坊?。?018年以來，英特爾的EMIB一直在出貨，包括Kaby Lake G、各種FPGA、Xe HP GPU和包括Sapphire Rapids在內(nèi)的某些云服務(wù)器CPU。目前所有EMIB產(chǎn)品都使用55微米，但第二代是45微米，第三代是40微米。

英特爾可以通過這個(gè)芯片將電源推送到上面的有源芯片。如果需要，英特爾還可以靈活地設(shè)計(jì)封裝以在沒有EMIB和某些小芯片的情況下運(yùn)行。在英特爾 FPGA 的拆解后發(fā)現(xiàn)，如果英特爾發(fā)貨的SKU 有要求，英特爾不會放置EMIB和有源芯片。這允許圍繞某些部分的材料清單進(jìn)行一些優(yōu)化。最后，英特爾還可以通過僅在需要的地方使用硅橋來節(jié)省制造成本。這與臺積電的CoWoS形成鮮明對比，后者的所有芯片都放置在單個(gè)大型無源硅橋的頂部。稍后會詳細(xì)介紹，但臺積電的InFO-LSI和英特爾的EMIB之間的最大區(qū)別在于基板材料和制造工藝的選擇。

更復(fù)雜的是，日月光也有自己的2.5D封裝技術(shù)，與英特爾的EMIB和臺積電的InFO-LSI截然不同。它被用于AMD的MI200 GPU，該GPU將用于多臺高性能計(jì)算機(jī)，包括美國能源部的Frontier exascale系統(tǒng)。ASE的FOEB封裝技術(shù)與TSMC的InFO-LSI更相似之處在于它也是扇出。臺積電使用標(biāo)準(zhǔn)硅制造技術(shù)來構(gòu)建RDL，一個(gè)主要區(qū)別是ASE使用玻璃基板面板而不是硅。這是一種更便宜的材料，但它還有一些其他的好處，我們將在后面討論。

ASE不是將無源互連管芯嵌入基板的空腔內(nèi)，而是放置管芯，構(gòu)建銅柱，然后構(gòu)建整個(gè)RDL。在RDL之上，有源硅GPU芯片和HBM芯片使用微凸塊進(jìn)行連接。然后使用激光釋放工藝將玻璃中介層從封裝中移除，然后在使用標(biāo)準(zhǔn)倒裝芯片工藝將其安裝到有機(jī)基板上之前完成封裝的另一面。

ASE 對 FOEB 與 EMIB 提出了許多想法，但有些是完全錯(cuò)誤的。ASE 需要推銷他們的解決方案是可以理解的，但讓我們過濾掉噪音再來看看。EMIB的收益率不在80%到90%的范圍內(nèi)，EMIB的收益率接近100%。第一代EMIB在芯片數(shù)量方面確實(shí)存在縮放限制，但第二代沒有。事實(shí)上，英特爾將發(fā)布有史以來最大封裝的產(chǎn)品，這是一種采用第二代EMIB的 92毫米 x 92毫米BGA封裝的先進(jìn)封裝。通過在整個(gè)封裝中使用扇出和光刻定義的RDL，F(xiàn)OEB在布線密度和芯片到封裝凸塊尺寸方面確實(shí)保留了優(yōu)勢，但這也更加昂貴。

與臺積電相比，最大的區(qū)別似乎是最初的玻璃基板材料與硅。部分原因可能是由于ASE的成本受到更多限制。ASE必須以更低的成本提供出色的技術(shù)來贏得客戶的青睞。臺積電是芯片大師，專注于他們熟悉的技術(shù)，臺積電有將技術(shù)推向極致的文化，在這種推動下，他們最好選擇硅。

現(xiàn)在回到臺積電的其他先進(jìn)封裝選項(xiàng)。CoWoS平臺還有CoWoS-R和CoWoS-L平臺。它們與InFO-R和InFO-L幾乎一比一對應(yīng)。這兩者之間的區(qū)別更多地與過程有關(guān)。InFO是一個(gè)芯片優(yōu)先的工藝，首先放置芯片，然后構(gòu)建圍繞它構(gòu)建RDL。使用CoWoS，先構(gòu)建RDL，然后放置芯片。對于大多數(shù)試圖理解先進(jìn)封裝的人來說，這種區(qū)別并不那么重要，所以今天我們將比較輕松地討論這個(gè)話題。

最引人注目的是CoWoS-S（硅中介層）。它涉及采用已知良好的芯片，將其倒裝芯片封裝到無源晶圓上，該晶圓上具有圖案化的導(dǎo)線。這就是CoWoS這個(gè)名字的由來，Chip on Wafer on Substrate。它是目前容量最大的2.5D封裝平臺。如第1部分所述，這是因?yàn)镻100、V100和A100等英偉達(dá)數(shù)據(jù)中心GPU使用CoWoS-S。雖然英偉達(dá)的銷量最高，但博通 TPU、亞馬遜 Trainium、NEC Aurora、Fujitsu A64FX、AMD Vega、賽靈思 FPGA、Intel Spring Crest和Habana Labs Gaudi只是CoWoS使用的幾個(gè)值得注意的例子。大多數(shù)采用HBM計(jì)算的重型芯片，包括來自各種初創(chuàng)公司的AI訓(xùn)練芯片都使用CoWoS。

為了進(jìn)一步強(qiáng)調(diào)CoWoS的普及程度，我們要談到AIchip。AIchip是一家中國臺灣設(shè)計(jì)和IP公司，主要利用臺積電的CoWoS平臺進(jìn)行與AI芯片相關(guān)的EDA、物理設(shè)計(jì)和產(chǎn)能工作。

臺積電甚至沒有參加CoWoS容量相關(guān)的所有會議，因?yàn)榕_積電已經(jīng)銷售了他們制造的所有產(chǎn)品，而且支持所有這些設(shè)計(jì)需要太多的工程時(shí)間。另一方面，臺積電的客戶集中度很高，因此臺積電希望與其他公司合作。AIchip有點(diǎn)像中間人，即使一級客戶預(yù)訂了所有東西，AIchip仍然獲得了一些庫存量。但他們也只能得到他們想要的50%。

讓我們來看看英偉達(dá)在做什么。在第三季度，他們的長期供應(yīng)付款躍升至 69億美元，更重要的是，英偉達(dá)預(yù)付了16.4億美元，并將在未來再支付17.9美元。英偉達(dá)正在大量的超前預(yù)定供應(yīng)產(chǎn)能，特別是針對CoWoS。

回到技術(shù)上，CoWoS-S多年來經(jīng)歷了演變，主要標(biāo)志是中介層面積變大。由于 CoWoS平臺使用硅制造技術(shù)，因此它遵守“光罩限制”的原則。使用193nm ArF光刻工具可打印的最大芯片尺寸為33mm x 26mm (858平方毫米 )。硅中介層被光刻定義其主要用途，就是連接位于其頂部的芯片的非常密集的電線。英偉達(dá)的芯片本身早已接近標(biāo)線限制，但仍需要連接到封裝的高帶寬內(nèi)存。

上圖包含Nvidia V100，英偉達(dá)4年前推出的GPU，面積為 815平方毫米。一旦包含HBM，它就超出了光刻工具可以打印的光罩限制，但臺積電想出了如何連接它們的辦法。臺積電通過光罩拼接的方法來實(shí)現(xiàn)這一點(diǎn)。臺積電在這里增強(qiáng)了他們的能力，可以為硅中介層提供3倍大小的掩模版。鑒于標(biāo)線縫合的局限性，英特爾EMIB、臺積電LSI 和ASE FOEB方法具有優(yōu)點(diǎn)。他們也不必為一個(gè)大型硅中介層支付高昂費(fèi)用。

除了增加掩模版尺寸外，他們還進(jìn)行了其他改進(jìn)，例如將微凸塊從焊料改為銅以提高性能/功率效率、iCap、新的TIM/lid封裝等。

關(guān)于TIM/lid封裝有一個(gè)有趣的故事。借助Nvidia V100，英偉達(dá)擁有了一個(gè)無處不在的HGX平臺，該平臺將運(yùn)送到許多服務(wù)器ODM，然后發(fā)送到數(shù)據(jù)中心。可以應(yīng)用于冷卻器螺釘以實(shí)現(xiàn)正確安裝壓力的扭矩是非常具體的。這些服務(wù)器ODM在這些價(jià)值1萬美元的GPU上過度擰緊了冷卻器和芯片。英偉達(dá)將他們的A100換了一種封裝，這種封裝在芯片上有一個(gè)lid，而不是直接進(jìn)行芯片冷卻。當(dāng)英偉達(dá)的A100和未來的Hopper DC GPU 仍然需要散發(fā)大量熱量時(shí)，這種封裝的問題就會出現(xiàn)。臺積電和英偉達(dá)必須在封裝上進(jìn)行很多優(yōu)化來解決這個(gè)問題。

三星也有類似于CoWoS-S的I-Cube技術(shù)。三星使用這種封裝唯一主要客戶是百度的人工智能加速器。

Foveros技術(shù)

接下來我們介紹Foveros，這是英特爾3D芯片堆疊技術(shù)。Foveros不是一個(gè)芯片在另一個(gè)芯片上處于活動狀態(tài)，而是說另一個(gè)芯片本質(zhì)上只是密集的電線，F(xiàn)overos涉及兩個(gè)包含有源元件的芯片。有了這個(gè)，英特爾的第一代Foveros于 2020年6月在Lakefield混合CPU SOC中推出。這款芯片并不是特別大的容量或令人嘆為觀止，但它是英特爾許多首創(chuàng)的芯片，包括3D封裝和他們的第一個(gè)混合CPU內(nèi)核具有大性能核心和小效率核心的架構(gòu)。它使用了55微米的凸點(diǎn)間距。

下一個(gè)Foveros產(chǎn)品是Ponte Vecchio GPU，經(jīng)過多次延遲，應(yīng)該會在今年推出。它將包括與EMIB 和Foveros 一起封裝的47個(gè)不同的有源小芯片。Foveros 芯片到芯片的連接采用36微米的凸點(diǎn)間距。

未來，英特爾的大部分客戶端陣容將使用3D堆棧技術(shù)，包括代號Meteor Lake、Arrow Lake、Lunar Lake的客戶端產(chǎn)品。Meteor Lake將是第一款具有 Foveros Omni和36微米凸點(diǎn)間距的產(chǎn)品。第一個(gè)包含3D堆棧技術(shù)的數(shù)據(jù)中心CPU代號為Diamond Rapids，緊隨Granite Rapids而來。我們將在本文中討論其中一些產(chǎn)品使用哪些節(jié)點(diǎn)以及英特爾與臺積電的關(guān)系。

Foveros Omni的全稱是Foveros Omni-Directional Interconnect (ODI)。它彌合了EMIB和Foveros之間的差距，同時(shí)還提供了一些新功能。Foveros Omni可以用作兩個(gè)其他芯片之間的有源橋接芯片，作為完全位于另一個(gè)芯片下方的有源芯片，或在另一個(gè)芯片頂部但懸垂的有源芯片。

Foveros Omni 從未像EMIB那樣嵌入到基板內(nèi)部，它在任何情況下都完全位于基板之上。堆的類型會導(dǎo)致一個(gè)問題，即封裝基板與位于其上的芯片連接高度不同。英特爾開發(fā)了一種銅柱技術(shù)，可讓他們將信號和功率傳輸?shù)讲煌膠軸高度并通過芯片，因此芯片設(shè)計(jì)人員在設(shè)計(jì)3D異構(gòu)芯片時(shí)可以有更多的自由度。Foveros Omni 將以36微米的凸點(diǎn)間距開始，但在下一代將下降到 25 微米。

我們要注意的是，DRAM還使用了先進(jìn)的3D封裝。HBM多年來一直在三星、SK海力士和美光使用先進(jìn)封裝。這些存儲單元被制造并連接到TSV上，這些 TSV被暴露出來并形成了微凸點(diǎn)。最近，三星甚至開始引入DDR5和LPDDR5X堆棧，它們利用類似的堆棧技術(shù)來提高容量。SK海力士HBM 3將把垂直堆疊的12個(gè)芯片混合鍵合，每個(gè)芯片的厚度為30微米，并帶有混合鍵合TSV。

混合鍵合是一種不使用凸點(diǎn)的技術(shù)，芯片通過硅通孔直接連接。如果我們回到倒裝芯片工藝，就不會有凸起形成、助焊劑、回流或模子下填充芯片之間的區(qū)域。銅直接與銅相遇。實(shí)際過程非常困難，上面部分詳細(xì)介紹了這一過程。在本系列的下一部分中，我們將深入探討工具生態(tài)系統(tǒng)和混合鍵合的類型?；旌湘I合比之前描述的任何其他封裝方法都能實(shí)現(xiàn)更密集的集成。

最著名的混合鍵合芯片當(dāng)然是最近宣布的AMD 3D堆棧緩存，該芯片將于今年晚些時(shí)候發(fā)布。它利用了臺積電的SoIC技術(shù)。英特爾的混合鍵合品牌名為Foveros Direct，三星的版本名為X-Cube。Global Foundries公布了使用混合鍵合的Arm測試芯片。銷量最高的混合鍵合半導(dǎo)體公司不是臺積電，今年甚至明年也不會是臺積電。生產(chǎn)混合鍵合芯片最多的公司實(shí)際上是擁有CMOS圖像傳感器的索尼（Sony）。事實(shí)上，假設(shè)你有一部高端手機(jī)，你的口袋里可能就有一個(gè)包含混合鍵合CMOS圖像傳感器的設(shè)備。如第1部分所述，索尼已將間距縮小至6.3微米，而AMD的V-cache的間距為17微米。

目前，索尼推出了2堆棧和3堆棧版本。在2堆棧中，像素位于電路的頂部。在3堆棧版本中，像素堆疊在電路頂部的DRAM緩沖緩存的頂部。隨著索尼希望將像素晶體管從電路中分離出來，并用多達(dá)4層的硅制造出更先進(jìn)的相機(jī)，進(jìn)步仍在繼續(xù)。上面的圖片展示了索尼的順序堆疊，其間距為0.7微米。

另一個(gè)即將到來的混合鍵合的大批量應(yīng)用來自長江存儲技術(shù)公司的Xtacking。長江存儲使用晶圓對晶圓鍵合技術(shù)將CMOS外圍堆疊在NAND門下方。我們在這里詳細(xì)介紹了這項(xiàng)技術(shù)的好處，但簡而言之，與包括三星、SK海力士、美光、Kioxia和西部數(shù)據(jù)在內(nèi)的任何其他NAND制造商相比，它允許長江存儲在給定NAND層數(shù)的情況下安裝更多NAND單元。

先進(jìn)封裝的互聯(lián)技術(shù)：UCIe——通用芯粒高速互連

什么是UCIe？? ??

UCIe——通用芯粒高速互連（Universal Chiplet Interconnect Express，以開放的高級接口總線為基礎(chǔ)，旨在推行開放的芯粒（Chiplet）間互連標(biāo)準(zhǔn)，稱之為UCIe標(biāo)準(zhǔn)，由Intel首先提出，并將其作為一個(gè)開放規(guī)范，共享給聯(lián)盟的創(chuàng)始成員。

UCIe標(biāo)準(zhǔn)定義了封裝內(nèi)芯粒之間的互連，以實(shí)現(xiàn)封裝層級的開放芯粒生態(tài)系統(tǒng)和普遍的互連。

UCIe有哪些初始成員？? ??

英特爾、日月光（ASE）、AMD、Arm、谷歌云、Meta、微軟、高通、三星、臺積電，共10個(gè)初始成員。分別代表了Fabless、Foundry，OSAT和IP提供商四大領(lǐng)域。

UCIe帶來封裝級別的極致集成? ??

我們知道，電子封裝的歷史（1947）比集成電路（1958）早了11年，但封裝內(nèi)集成的歷史卻遠(yuǎn)遠(yuǎn)短于集成電路，大約比集成電路晚了三十多年，但隨著SiP、先進(jìn)封裝、Chiplet等技術(shù)的出現(xiàn)，封裝內(nèi)集成技術(shù)的發(fā)展速度非常迅猛。 UCIe標(biāo)準(zhǔn)的設(shè)立會帶來封裝級別極致的集成，例如英特爾Ponte Vecchio高性能GPU，就結(jié)合了5種工藝、47個(gè)不同功能的子芯片/芯粒，整體包含了超過1000億個(gè)晶體管。

UCIe帶來芯片設(shè)計(jì)思路的重大改變? ??

在傳統(tǒng)大規(guī)模集成電路設(shè)計(jì)時(shí)，設(shè)計(jì)者把整個(gè)電子系統(tǒng)集成在一個(gè)芯片中，微處理器、模擬IP核、數(shù)字IP核，存儲器或片外存儲控制接口，都被集成在單一芯片上，形成一顆SoC上，并使用同一種工藝制造。

UCIe標(biāo)準(zhǔn)形成后，同樣以設(shè)計(jì)一顆SoC為例，不用再把處理器、IP核、存儲器或外存接口設(shè)計(jì)在同一個(gè)晶圓平面，而是可以把他們分別設(shè)計(jì)成不同的Chiplet，然后再通過先進(jìn)封裝技術(shù)封裝在一起，形成一個(gè)完整的芯片系統(tǒng)。

請參考前期文章：集成電路設(shè)計(jì)的“新思路”

UCIe帶來集成電路產(chǎn)業(yè)的重大變革????

集成電路產(chǎn)業(yè)包括芯片設(shè)計(jì)、芯片制造、封裝測試三大領(lǐng)域，其代表廠商分別屬于Fabless、Foundry、OSAT，目前，在UCIe的首發(fā)團(tuán)隊(duì)中都已經(jīng)聚齊了。另外，作為IP提供商的龍頭企業(yè)arm也是UCIe初始成員，可以預(yù)測不遠(yuǎn)的將來，arm除了提供IP授權(quán)之外，也會提供Chiplet給芯片設(shè)計(jì)企業(yè)。我們曾經(jīng)給出過Chiplet的極簡定義：當(dāng)IP以硅片的形式提供時(shí)，就是Chiplet。

隨著更多廠商的加入以及UCIe標(biāo)準(zhǔn)的成熟和推進(jìn)，UCIe必將帶來集成電路產(chǎn)業(yè)的重大變革！

先進(jìn)封裝與異構(gòu)集成