Chiplet：芯片異構(gòu)在制造層面的效率優(yōu)化

實(shí)際上，Chiplet 最初的概念原型出自 Gordon Moore 1965 年的論文《Cramming more components onto integrated circuits》；Gordon Moore 在本文中不僅提出了著名的摩爾 定律，同時(shí)也指出“用較小的功能構(gòu)建大型系統(tǒng)更為經(jīng)濟(jì)，這些功能是單獨(dú)封裝和相互 連接的”。2015 年，Marvell 周秀文博士在 ISSCC 會(huì)議上提出 MoChi（Modular Chip， 模塊化芯片）概念，為 Chiplet 的出現(xiàn)埋下伏筆。我們認(rèn)為，現(xiàn)代信息技術(shù)產(chǎn)業(yè)的發(fā)展 不是探索未知的過(guò)程，而是需求驅(qū)動(dòng)技術(shù)升級(jí)，Chiplet 技術(shù)的出現(xiàn)是產(chǎn)業(yè)鏈在生產(chǎn)效 率優(yōu)化需求下的必然選擇。

Chiplet 的基礎(chǔ)：異構(gòu)與高速互聯(lián)共同塑造的里程碑

計(jì)算機(jī)能夠根據(jù)一系列指令指示并且自動(dòng)執(zhí)行任意算術(shù)或邏輯操作串行的設(shè)備。日常生 活中，我們所使用的任何電子系統(tǒng)都可以看作一個(gè)計(jì)算機(jī)，如：電腦、手機(jī)、平板乃至 微波爐、遙控器等都包含了計(jì)算機(jī)系統(tǒng)作為核心控制設(shè)備。

Chiplet 出現(xiàn)離不開(kāi)兩個(gè)大的 趨勢(shì)： ?

1）計(jì)算機(jī)系統(tǒng)的異構(gòu)、集成程度越來(lái)越高

? 為了便于理解產(chǎn)業(yè)界為何一定要選擇 Chiplet，本報(bào)告從計(jì)算機(jī)體系結(jié)構(gòu)的角度出發(fā)，本 報(bào)告將首先理清計(jì)算機(jī)體系結(jié)構(gòu)的一個(gè)重要發(fā)展思路——異構(gòu)計(jì)算。如同現(xiàn)代經(jīng)濟(jì)系統(tǒng) 一樣，現(xiàn)代經(jīng)濟(jì)系統(tǒng)為了追求更高的產(chǎn)出效率，產(chǎn)生了極為龐大且復(fù)雜的產(chǎn)業(yè)分工體系， 計(jì)算機(jī)系統(tǒng)的再分工就是異構(gòu)計(jì)算。GPU、DPU 的出現(xiàn)就是為了彌補(bǔ) CPU 在圖形計(jì) 算、數(shù)據(jù)處理等方面的不足，讓 CPU 能夠?qū)Ｗ⒂谶壿嫷呐袛嗯c執(zhí)行，這就是計(jì)算機(jī)系 統(tǒng)（System）。精細(xì)化的分工也使得整個(gè)體系變得龐大，小型計(jì)算設(shè)備中只能將不同的 芯片集成到一顆芯片上，組成了 SoC（System on Chip）。 ?

伴隨著計(jì)算機(jī)在人類現(xiàn)代生活中承擔(dān)越來(lái)越多的處理工作，計(jì)算機(jī)體系結(jié)構(gòu)的異構(gòu)趨勢(shì) 會(huì)愈發(fā)明顯，需要的芯片面積也會(huì)越來(lái)越大，同時(shí)也需要如電源管理 IC 等芯片與邏輯 芯片異質(zhì)集成，而 SoC 作為一顆單獨(dú)的芯片，其面積和加工方式卻是受限的，所以 SoC 并不是異構(gòu)的終極解決方案。

? 2）芯片間的數(shù)據(jù)通路帶寬、延遲問(wèn)題得到了產(chǎn)業(yè)界的解決

芯片的工作是執(zhí)行指令，處理數(shù)據(jù)，芯片間的互聯(lián)需要巨大的帶寬和超低的延時(shí)。既然 單顆芯片的面積不能無(wú)限增加，將一顆芯片拆解為多顆芯片，分開(kāi)制造再封裝到一起是 一個(gè)很自然的想法。芯片間的互聯(lián)需要構(gòu)建強(qiáng)大的數(shù)據(jù)通路，即超高的頻率、超大的帶 寬、超低的延時(shí)，以臺(tái)積電 CoWoS 技術(shù)為代表的先進(jìn)封裝技術(shù)也使之得到了解決。 ? 2022 年 3 月，Apple 發(fā)布了 M1 Ultra 芯片，其采用了 UltraFusion 封裝架構(gòu)，通過(guò)兩 枚 M1 Max 晶粒的內(nèi)部互連。架構(gòu)上，M1 Ultra 采用了 20 核中央處理器，由 16 個(gè)高 性能核心和 4 個(gè)高能效核心組成。與市面上功耗范圍相近的 16 核 CPU 芯片相比，M1 Ultra 的性能高出 90%。兩顆 M1 Max 的高速互聯(lián)是蘋(píng)果芯片實(shí)現(xiàn)領(lǐng)先的關(guān)鍵，蘋(píng)果的 UltraFusion 架構(gòu)利用硅中介層來(lái)連接多枚芯片，可同時(shí)傳輸超過(guò) 10,000 個(gè)信號(hào)，從 而實(shí)現(xiàn)高達(dá) 2.5TB/s 低延遲處理器互聯(lián)帶寬。 AMD 為緩解“存儲(chǔ)墻”問(wèn)題，在其 Zen 3 架構(gòu)的銳龍 7 5800X3D 臺(tái)式處理器率先采用 3D 堆疊 L3 高速緩存，使 CPU 可訪問(wèn)高達(dá) 96MB L3 級(jí)高速緩存，大幅提升芯片運(yùn)算 效率。 ?

3）異構(gòu)集成+高速互聯(lián)塑造了 Chiplet 這一芯片屆的里程碑

綜上，Chiplet 本身并非技術(shù)突破，而是多項(xiàng)技術(shù)迭代進(jìn)步所共同塑造的里程碑，芯片龍 頭企業(yè)仍擁有話語(yǔ)權(quán)；因此，Chiplet 技術(shù)短期內(nèi)并不會(huì)給行業(yè)帶來(lái)太多直接的影響和 變化，但長(zhǎng)期來(lái)看必將改變?nèi)?a target="_blank">集成電路行業(yè)生態(tài)。同時(shí)，由于 Chiplet 在設(shè)計(jì)、制造、 封裝等多個(gè)環(huán)節(jié)具備成熟的技術(shù)支撐，其推進(jìn)也將十分迅速。 ?

Chiplet 的需求：設(shè)計(jì)、生產(chǎn)環(huán)節(jié)的效率優(yōu)化

技術(shù)服務(wù)于需求，Chiplet 的出現(xiàn)，緩解了算力對(duì)晶體管數(shù)量的依賴與晶圓制造端瓶頸 的矛盾。如前文所言，導(dǎo)致 Chiplet 技術(shù)出現(xiàn)的需求決定了它對(duì)行業(yè)產(chǎn)生的影響大小。隨著現(xiàn)代數(shù)據(jù)處理任務(wù)對(duì)算力需求的不斷提高，本質(zhì)上，算力提升的核心是晶體管數(shù)量 的增加。作為 Intel 的創(chuàng)始人之一，Gordon Moore 在最初的模型中就指明，無(wú)論是從技 術(shù)的角度還是成本的角度來(lái)看，單一芯片上的晶體管數(shù)量不能無(wú)限增加；因此，業(yè)內(nèi)在 致力于提升晶體管密度的同時(shí)，也在嘗試其他軟硬件方式來(lái)提高芯片運(yùn)行效率，如：異 構(gòu)計(jì)算、分布式運(yùn)算等等。 ?

Chiplet 是異構(gòu)計(jì)算的延申，主要解決了芯片制造層面的效率問(wèn)題。隨著制程縮進(jìn)，芯 片制造方面出現(xiàn)了兩個(gè)大的瓶頸：1）28nm 以后，高制程芯片的晶體管性價(jià)比不再提升；2）芯片設(shè)計(jì)費(fèi)用大幅增長(zhǎng)，先進(jìn)制程芯片設(shè)計(jì)的沉沒(méi)成本高到不可接受。 ? 關(guān)于 Chiplet 如何提高設(shè)計(jì)、生產(chǎn)環(huán)節(jié)的效率，以及對(duì) EDA、IC 設(shè)計(jì)等行業(yè)的影響，我 們?cè)诖饲暗膱?bào)告《Chiplet 技術(shù):成長(zhǎng)新至,換道前行》中進(jìn)行了深入的探討：（1）基于小 芯片的面積優(yōu)勢(shì)，Chiplet 可以大幅提高大型芯片的良率、提升晶圓面積利用效率，降低 成本；（2）基于芯片組成的靈活性，將 SoC 進(jìn)行 Chiplet 化之后，不同的核心/芯?？梢?選擇合適的工藝制程分開(kāi)制造，然后再通過(guò)先進(jìn)封裝技術(shù)進(jìn)行封裝，不需要全部都采用 先進(jìn)的制程在一塊晶圓上進(jìn)行一體化制造，這樣可以極大的降低芯片的制造成本；（3） 基于小芯片 IP 的復(fù)用性和已驗(yàn)證特性，將大規(guī)模的 SoC 按照不同的功能模塊分解為模 塊化的芯粒，減少重復(fù)的設(shè)計(jì)和驗(yàn)證環(huán)節(jié)，可以降低設(shè)計(jì)的復(fù)雜度和設(shè)計(jì)成本，提高產(chǎn) 品迭代速度。 ?

Chiplet 的封裝：核心是實(shí)現(xiàn)高速互聯(lián)

? Chiplet 封裝領(lǐng)域，目前呈現(xiàn)出百花齊放的局面。Chiplet 的核心是實(shí)現(xiàn)芯片間的高速互 聯(lián)，同時(shí)兼顧多芯片互聯(lián)后的重新布線。因此，UCIE 聯(lián)盟在具體的封裝方式上未對(duì)成 員做出嚴(yán)格限制，根據(jù) UCIE 聯(lián)盟發(fā)布的 Chiplet 白皮書(shū)，UCIE 聯(lián)盟支持了市面上主流 的四種封裝方式，分別為：1） 標(biāo)準(zhǔn)封裝：將芯片間的金屬連線埋入封裝基板中。2） 利用硅橋連接芯片，并將硅橋嵌入封裝基板中，如：Intel EMIB 方案。3） 使用硅中介層（Si Interposer）連接芯片并進(jìn)行重新布線，再將硅中介層封裝到基 板上，如：臺(tái)積電 CoWoS 方案。4） 使用扇出型中介層進(jìn)行重布線，僅在芯片連接處使用硅橋連接，如：日月光 FOCoSB 方案。 ? 目前而言，臺(tái)積電憑借其在晶圓代工領(lǐng)域的優(yōu)勢(shì)，其 CoWoS 技術(shù)平臺(tái)已服務(wù)多家客戶， 也迭代了多個(gè)批次，初具雛形：臺(tái)積電 CoWoS 平臺(tái)的核心在于硅中介層，其生產(chǎn)主要 通過(guò)在硅片上刻蝕 TSV 通孔實(shí)現(xiàn)，技術(shù)難點(diǎn)主要實(shí)現(xiàn)高深寬比的通孔和高密度引腳的 對(duì)齊。Die 與 Interposer 生產(chǎn)好之后，交由封裝廠進(jìn)行封裝。我們認(rèn)為，Chiplet 在封裝層面的技術(shù)核心是作為芯片間的互聯(lián)，其能夠?qū)崿F(xiàn)的芯片間 數(shù)據(jù)傳輸速度、延遲是技術(shù)競(jìng)爭(zhēng)力的關(guān)鍵，同時(shí)方案的穩(wěn)定性、普適性也將深刻影響其 長(zhǎng)期的發(fā)展空間。 ?

全球格局：兩大陣營(yíng)，群雄逐鹿

實(shí)現(xiàn) Chiplet 所依靠的先進(jìn)封裝技術(shù)在產(chǎn)業(yè)鏈內(nèi)仍然未實(shí)現(xiàn)統(tǒng)一，主要分為晶圓廠陣營(yíng) 和封裝廠陣營(yíng)：晶圓廠陣營(yíng)以硅片加工實(shí)現(xiàn)互聯(lián)為主，可提供更高速的連接和更好的拓 展性；封裝廠陣營(yíng)則努力減少硅片加工需求，提出更有廉價(jià)、更有性價(jià)比的方案。

臺(tái)積電：整合 3DFabric 平臺(tái)，實(shí)現(xiàn)豐富拓?fù)浣Y(jié)構(gòu)組合

? 在 2.5D 和 3D 先進(jìn)封裝技術(shù)方面，臺(tái)積電已將 2.5D 和 3D 先進(jìn)封裝相關(guān)技術(shù)整合為 “3DFabric”平臺(tái)，由客戶自由選配，前段技術(shù)包含 3D 的整合芯片系統(tǒng)（SoIC InFO3D），后段組裝測(cè)試相關(guān)技術(shù)包含 2D/2.5D 的整合型扇出（InFO）以及 2.5D 的 CoWoS 系列家族。 ?

臺(tái)積電更先進(jìn)的垂直芯片堆疊 3D 拓?fù)浞庋b系列被稱為“系統(tǒng)級(jí)集成芯片”（SoIC），利 用芯片之間的直接銅鍵合，具有更小間距。 ? 三星：3D IC 封裝方案強(qiáng)化 Chiplet 代工產(chǎn)業(yè)布局 ? 2020 年 8 月，三星公布了 X Cube 3D 封裝技術(shù)（全稱為 extended cube，意為拓展立 方體）。在芯片互連方面，使用了成熟的硅通孔 TSV 工藝。目前 X Cube 已經(jīng)能把 SRAM 芯片堆疊在三星生產(chǎn)的 7nm EUV 工藝的邏輯芯片上，這樣可以更易于擴(kuò)展 SRAM 的容 量，同時(shí)也縮短了信號(hào)連接距離，以提升數(shù)據(jù)傳輸?shù)乃俣群吞岣吣苄?。此后發(fā)布 I-Cube 將一個(gè)或多個(gè)邏輯 die 和多個(gè) HBM die 水平放置在硅中介層，進(jìn)行異構(gòu)集成。 ?

日月光：FOCoS 方案力爭(zhēng)減硅，降低成本

? 日月光的 FOCoS 提供了一種用于實(shí)現(xiàn)小芯片集成的硅橋技術(shù)，稱為 FOCoS-B（橋）， 它利用帶有路由層的微小硅片作為小芯片之間的封裝內(nèi)互連，例如圖形計(jì)算芯片 (GPU) 和高帶寬內(nèi)存 (HBM)。硅橋嵌入在扇出 RDL 層中，是一種可以不使用硅中介層的 2.5D 封裝方案。FOCoS 的硅橋在封裝中提供超細(xì)間距互連，可以解決系統(tǒng)中的內(nèi)存帶寬瓶 頸挑戰(zhàn)。與使用硅中介層的 2.5D 封裝相比，F(xiàn)OCoS-B 的優(yōu)勢(shì)在于只需要將兩個(gè)小芯片 連接在一起的區(qū)域使用硅片，可大幅降低成本。 ? Amkor：深度布局 TSV-less 工藝 ? Amkor 方面，公司 2015 年推出 SLIM 及 SWIFT 解決方案；且持續(xù)進(jìn)行技術(shù)布局，具 備 2.5D/3D TSV 封裝能力。 ? TSV-less 工藝可被用于建立先進(jìn) 3D 結(jié)構(gòu)。SLIM 及 SWIFT 方案均采用 TSV-less 工 藝，簡(jiǎn)化了 2.5D TSV 硅中介層運(yùn)用時(shí) PECVD 及 CMP 工序。以 SWIFT（Silicon Wafer Integrated Fan-Out Technology）方案為例，方案采用 RDL first 技術(shù)，RDL 線寬線距能力≤2um，μbump pitch 40um，SWIFT 封裝可實(shí)現(xiàn)多芯片集成的 3D POP 封裝以及無(wú)需 TSV（TSV-Less）具有成本優(yōu)勢(shì)的 HDFO 高密度扇出型 封裝，適用于高性能 CPU/GPU，FPGA，Mobile AP 以及 Mobile BB 等。3D SWIFT 的獨(dú)特特性要部分歸功于與此項(xiàng)創(chuàng)新晶圓級(jí)封裝技術(shù)相關(guān)的小間距功能。它 使應(yīng)用積極主動(dòng)的設(shè)計(jì)規(guī)則成為現(xiàn)實(shí)，有別于傳統(tǒng)的 WLFO 和基于層壓板的封裝，且 能夠被用于建立先進(jìn)的 3D 結(jié)構(gòu)，以應(yīng)對(duì)新興移動(dòng)和網(wǎng)絡(luò)應(yīng)用中日益高漲的 IC 集成需 求。 ?

長(zhǎng)電科技：國(guó)內(nèi)封裝龍頭，TSV-less 路線引領(lǐng)

長(zhǎng)電科技聚焦關(guān)鍵應(yīng)用領(lǐng)域，在 5G 通信類、高性能計(jì)算、消費(fèi)類、汽車和工業(yè)等重要 領(lǐng)域擁有行業(yè)領(lǐng)先的半導(dǎo)體先進(jìn)封裝技術(shù)（如 SiP、WL-CSP、FC、eWLB、PiP、PoP 及 XDFOI 系列等）以及混合信號(hào)/射頻集成電路測(cè)試和資源優(yōu)勢(shì)，并實(shí)現(xiàn)規(guī)模量產(chǎn)，能 夠?yàn)槭袌?chǎng)和客戶提供量身定制的技術(shù)解決方案。

? XDFOI 方案：TSV-less 路線實(shí)現(xiàn)高性價(jià)比 Chiplet 封裝

面向 Chiplet 異構(gòu)集成應(yīng)用推出 XDFOI 封裝解決方案，涵蓋 2D/2.5D/3D 集成技術(shù)。在 2.5/3D 集成技術(shù)領(lǐng)域，長(zhǎng)電科技積極推動(dòng)傳統(tǒng)封裝技術(shù)的突破，率先在晶圓級(jí)封裝、 倒裝芯片互連、TSV 等領(lǐng)域中采用多種創(chuàng)新集成技術(shù)，以開(kāi)發(fā)差異化的解決方案。公司 于 2021 年 7 月推出了 XDFOI 全系列極高密度扇出型封裝解決方案，該技術(shù)是一種面 向 Chiplet 應(yīng)用的極高密度、多扇出型封裝高密度異構(gòu)集成解決方案，包括 2D/2.5D/3D 集成技術(shù)，能夠?yàn)榭蛻籼峁某Ｒ?guī)密度到極高密度，從極小尺寸到極大尺寸的一站式服 務(wù)。 ? XDFOI 方案預(yù)計(jì)于 2022H2 實(shí)現(xiàn)量產(chǎn)，相比 2.5D TSV，XDFOI 具備更高性能、更高可 靠性以及更低成本等特性。XDFOI 為一種以 2.5D TSV-less 為基本技術(shù)平臺(tái)的封裝技 術(shù)，在設(shè)計(jì)上，該技術(shù)可實(shí)現(xiàn) 3-4 層高密度的走線，其線寬/線距最小可達(dá) 2μm，可實(shí)現(xiàn)多層布線層，另外，采用了極窄節(jié)距凸塊互聯(lián)技術(shù)，封裝尺寸大，可集成多顆芯片、高 帶寬內(nèi)存和無(wú)源器件。長(zhǎng)電科技已完成超高密度布線并開(kāi)始客戶樣品流程，預(yù)計(jì) 2022H2 量產(chǎn)，重點(diǎn)應(yīng)用領(lǐng)域?yàn)楦咝阅苓\(yùn)算如 FPGA、CPU/GPU、AI、5G、自動(dòng)駕駛、智能醫(yī) 療等。長(zhǎng)電科技的無(wú)硅通孔扇出型晶圓級(jí)高密度封裝技術(shù)，可在硅中介層（Si Interposer）中 使用堆疊通孔技術(shù)（Stacked VIA）替代 TSV 技術(shù)。該技術(shù)可以實(shí)現(xiàn)多層 RDL 再布線 層，2×2um 的線寬間距，40um 極窄凸塊互聯(lián)，以及多層芯片疊加。 ?

此外，XDFOI 技術(shù)所運(yùn)用的極窄節(jié)距凸塊互聯(lián)技術(shù)，還能夠?qū)崿F(xiàn) 44mm×44mm 的封 裝尺寸，并支持在其內(nèi)部集成多顆芯片、高帶寬內(nèi)存和無(wú)源器件。這些優(yōu)勢(shì)可為芯片異 構(gòu)集成提供高性價(jià)比、高集成度、高密度互聯(lián)和高可靠性的解決方案。 ? 先進(jìn)封測(cè)技術(shù)涵蓋 4nm 制程，突破國(guó)內(nèi)頂尖封裝工藝節(jié)點(diǎn)。長(zhǎng)電科技 2022 年 7 月公 告在進(jìn)封測(cè)技術(shù)領(lǐng)域取得新的突破，實(shí)現(xiàn) 4nm 工藝制程手機(jī)芯片的封裝，以及 CPU、 GPU 和射頻芯片的集成封裝。4nm 芯片作為先進(jìn)硅節(jié)點(diǎn)技術(shù)，也是導(dǎo)入 Chiplet 封裝的 一部分，作為集成電路領(lǐng)域的頂尖科技產(chǎn)品之一，可被應(yīng)用于智能手機(jī)、5G 通信、人 工智能、自動(dòng)駕駛，以及包括 GPU、CPU、FPGA、ASIC 等產(chǎn)品在內(nèi)的高性能計(jì)算領(lǐng) 域。 ?

通富微電：綁定 AMD，晶圓級(jí)封裝助力 Chiplet

全球封測(cè)行業(yè)龍頭，先進(jìn)封裝耕耘優(yōu)質(zhì)客戶。通富微電成立于 1997 年，并于 2007 年 深交所上市，主要從事集成電路封裝測(cè)試一體化業(yè)務(wù)。2021 年全球 OSAT 中通富微電 位列第五，先進(jìn)封裝方面位列第七。目前，公司技術(shù)布局進(jìn)展順利，已開(kāi)始大規(guī)模生產(chǎn) Chiplet 產(chǎn)品，工藝節(jié)點(diǎn)方面 7nm 產(chǎn)品實(shí)現(xiàn)量產(chǎn)，5nm 產(chǎn)品完成研發(fā)。受益于公司在封 測(cè)技術(shù)方面的持續(xù)耕耘，目前公司與 AMD、NXP、TI、英飛凌、ST、聯(lián)發(fā)科、展銳、 韋爾股份、兆易創(chuàng)新、長(zhǎng)鑫存儲(chǔ)、長(zhǎng)江存儲(chǔ)、集創(chuàng)北方及其他國(guó)內(nèi)外各細(xì)分領(lǐng)域頭部客 戶建立了良好的合作關(guān)系，2021 年，國(guó)內(nèi)客戶業(yè)務(wù)規(guī)模增長(zhǎng)超 100%。不斷保穩(wěn)業(yè)務(wù)壓 艙石。 ? 深度綁定 AMD，“合資+合作”強(qiáng)強(qiáng)聯(lián)合。2016 年，通富微電收購(gòu) AMD 蘇州及 AMD 檳 城各 85%股權(quán)并完成交割，在江蘇蘇州、馬來(lái)西亞檳城擁有生產(chǎn)基地。目前，公司與 AMD 在高性能計(jì)算板塊形成深度綁定，已經(jīng)建成國(guó)內(nèi)高端處理器產(chǎn)品最大量產(chǎn)封測(cè)基 地，優(yōu)質(zhì)大客戶深度合作發(fā)揮協(xié)同效應(yīng)，進(jìn)一步增強(qiáng)公司業(yè)績(jī)確定性。同時(shí)，公司充分 利用通富超威蘇州和通富超威檳城的高端 CPU、GPU 量產(chǎn)封測(cè)平臺(tái)，積極承接國(guó)內(nèi)外 客戶高端產(chǎn)品的封測(cè)業(yè)務(wù)。 ? 2020 年起公司業(yè)績(jī)放量迅速。2015-2021 年間，通富微電營(yíng)業(yè)總收入從 23.22 億元上 升至 158.12 億元。其中，2016 年公司收購(gòu) AMD 蘇州、檳城股權(quán)并與 AMD 開(kāi)展深度 合作，營(yíng)收同比增長(zhǎng)高達(dá) 97.75%。2020 年起，公司收入始終保持較高水平增長(zhǎng)，2021年實(shí)現(xiàn)全年實(shí)現(xiàn)合計(jì) 158.12 億元，同比+46.84%；此外，2021 年公司實(shí)現(xiàn)歸母凈利潤(rùn) 9.57 億元，同比+182.69%，延續(xù)了 2020 年的強(qiáng)勁增長(zhǎng)態(tài)勢(shì)。我們認(rèn)為，公司營(yíng)收及凈利潤(rùn)業(yè)績(jī)高增主要?dú)w因于：（1）終端應(yīng)用多點(diǎn)開(kāi)花，高性能計(jì) 算、汽車電子、MCU 等市場(chǎng)均呈現(xiàn)向好態(tài)勢(shì)；（2）與 AMD 建立緊密戰(zhàn)略合作關(guān)系，充 分發(fā)揮協(xié)同效應(yīng)增強(qiáng)業(yè)績(jī)確定性；（3）先進(jìn)封裝方面，公司大規(guī)模生產(chǎn) Chiplet 產(chǎn)品， 7nm 產(chǎn)品已大規(guī)模量產(chǎn)，進(jìn)一步擴(kuò)大利潤(rùn)空間。 ?

AMD 業(yè)績(jī)高增&下半年 Zen4 推出，通富微電將核心受益。FY2020-2022H1，AMD 營(yíng) 業(yè)收入規(guī)模快速擴(kuò)張，F(xiàn)Y2021 達(dá)到 1046.71 億元，同比+68.33%，且 2022H1 延續(xù)了 高增態(tài)勢(shì)，營(yíng)業(yè)收入合計(jì) 833.28 億元，超出 2020 年全年業(yè)績(jī)。2022 年秋季，AMD 將 發(fā)布基于 Zen4 架構(gòu)的 Ryzen 7000 系列處理器，我們預(yù)計(jì)新產(chǎn)品的推出將進(jìn)一步推動(dòng) 通富微電業(yè)績(jī)放量。 ? 前瞻布局全產(chǎn)業(yè)鏈，一站式服務(wù)涵蓋齊全封裝類型。通富微電封裝業(yè)務(wù)包含框架類封裝 （SOT,SOP,QFN,DFN,LQFP,TO,IPM 等）、基板類封裝（WBBGA，WBLGA，F(xiàn)CBGA， FCCSP,FCLGA 等）、圓片類封裝（Fan-in WLCSP，F(xiàn)an-out WLCSP, Cu pillar bump, Solder bump, Gold bump 等）及 COG，COF 和 SIP 等，可廣泛應(yīng)用于消費(fèi)，工業(yè)和汽 車類產(chǎn)品，包括高性能計(jì)算、大數(shù)據(jù)存儲(chǔ)、網(wǎng)絡(luò)通訊、移動(dòng)終端、車載電子、人工智能、 物聯(lián)網(wǎng)、工業(yè)智造等領(lǐng)域。在公司前瞻布局全產(chǎn)業(yè)鏈下，各領(lǐng)域業(yè)務(wù)進(jìn)展順利：（1）高性能計(jì)算方面，公司與 AMD 強(qiáng)強(qiáng)聯(lián)合，目前已建成國(guó)內(nèi)高端處理器產(chǎn)品最大量產(chǎn)封測(cè)基地；

（2）存儲(chǔ)器方面，公司與長(zhǎng)江存儲(chǔ)、長(zhǎng)鑫存儲(chǔ)結(jié)為戰(zhàn)略合作伙伴，已大規(guī)模生產(chǎn)存儲(chǔ)產(chǎn)品；（3）汽車電子、功 率 IC 方面，公司布局多年，擁有豐富的客戶資源和深厚的技術(shù)積累，具備強(qiáng)大的競(jìng)爭(zhēng) 優(yōu)勢(shì)；（4）MCU 方面，公司與海外及國(guó)內(nèi)知名 MCU 芯片公司長(zhǎng)期穩(wěn)定合作，業(yè)務(wù)規(guī)模 持續(xù)高速增長(zhǎng)；（5）顯示驅(qū)動(dòng)芯片方面，公司率先布局，已導(dǎo)入國(guó)內(nèi)外第一梯隊(duì)客戶， 業(yè)務(wù)即將進(jìn)入爆發(fā)期；（6）5G 方面，公司持續(xù)以“先進(jìn)封裝耕耘 SOC 大客戶，提高周 邊配套芯片客戶份額”為策略，相關(guān)業(yè)務(wù)將持續(xù)增長(zhǎng)。積極開(kāi)展 Chiplet、2.5D/3D 等頂尖封裝技術(shù)布局，構(gòu)筑差異化競(jìng)爭(zhēng)優(yōu)勢(shì)。公司目前已 建成國(guó)內(nèi)頂級(jí) 2.5D/3D 封裝平臺(tái)（VISionS）及超大尺寸 FCBGA 研發(fā)平臺(tái)，完成高層 數(shù)再布線技術(shù)開(kāi)發(fā)。 ? 針對(duì) Chiplet，通富微電提供晶圓級(jí)及基板級(jí)封裝兩種解決方案，其中晶圓級(jí) TSV 技術(shù) 是 Chiplet 技術(shù)路徑的一個(gè)重要部分。WLP 晶圓級(jí)封裝大部分工藝是對(duì)晶圓進(jìn)行整體 封裝，封裝完成后再進(jìn)行切割分片。晶圓級(jí)封裝是通過(guò)芯片間共享基板的形式，將多個(gè) 裸片封裝在一起，主要用于高性能大芯片的封裝，利用次微米級(jí)硅中介層以 TSV 技術(shù) 將多個(gè)芯片整合于單一封裝中，能夠顯著降低材料成本，利用無(wú)載片技術(shù)，在芯片到晶 圓鍵合與縫隙填充之后，整個(gè)晶圓由于背側(cè)硅穿孔露出而進(jìn)行覆蓋成型與翻轉(zhuǎn)，并直接 由環(huán)氧模型樹(shù)脂維持。

編輯：黃飛

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