世界上所有的制造業(yè)都是建立在堆疊具有各種公差和變化范圍的多個過程和系統(tǒng)之上的，以獲得始終如一的有用產(chǎn)品。這一點在半導體制造中表現(xiàn)得最為明顯，因為它是世界上最復雜的制造工藝，對錯誤的容忍度最低。盡管存在這些挑戰(zhàn)，半導體行業(yè)還是將數(shù)百個抽象層堆疊在一起，以便軟件世界看到一個一致的設備。當層被剝離時，極大的變化就會顯現(xiàn)出來。

從晶圓廠出來的每個芯片，即使是相同的設計，對于任何給定的性能水平也會消耗不同的功率。許多芯片都會有缺陷，導致最終芯片在幾個禁用的“內(nèi)核”和 IO 的情況下收獲良率。例如，所有 Nvidia A100 和 H100 GPU 都禁用了約 10% 的芯片。原因在于現(xiàn)代高性能半導體上數(shù)十億個晶體管和互連中嵌入的制造差異，這些差異是通過數(shù)千個不同的工藝步驟創(chuàng)建的。每個單獨的晶體管將需要不同量的電壓來切換。互連、過孔和接觸的每一部分將具有不同的電阻。

讓我們看看 EUV 光刻，因為這是制造先進半導體的核心技術(shù)之一。其全流程涉及了從 EUV 光源到反射鏡系統(tǒng)，再到光掩模，再到對準系統(tǒng)，再到晶圓載物臺，再到光刻膠化學成分，再到鍍膜機和顯影劑，再到計量學，再到單個晶圓。

EUV 是一個充滿復雜性、不確定性和不完美的過程，但它確實有效。臺積電、三星和 SK 海力士都在生產(chǎn)不同數(shù)量的 EUV。英特爾還秘密表示，他們正在為intel 4 工藝節(jié)點中的 EUV 光刻做好制造準備。我們并不真的相信他們，因為我們獲得的內(nèi)部文件顯示英特爾首款使用 EUV 的大批量產(chǎn)品 Meteor Lake 再次被推遲，“準備發(fā)貨”日期至少推遲到 2023 年第 52 周。這表明英特爾在將生產(chǎn)規(guī)模設計實施到 EUV 工藝技術(shù)方面面臨挑戰(zhàn)。

單個過程步驟中的微小變化累積起來可能會嚴重偏離預期結(jié)果，最終導致最終產(chǎn)品失敗。例如，飛機發(fā)動機中的激光鉆孔或精密鑄造問題可能導致渦輪葉片不平衡。這種不平衡的渦輪機將導致額外的振動，降低效率并最終導致發(fā)動機磨損并提前失效?，F(xiàn)在考慮一下，飛機發(fā)動機在制造精度、工藝變化公差范圍、化學、物理和步驟數(shù)量方面比半導體簡單得多。

前沿晶圓廠中的大多數(shù)工具都可以在幾個原子的精度內(nèi)沉積、拋光或蝕刻材料。數(shù)千個工具/流程步驟鏈中的每個后續(xù)工具都將不斷調(diào)整其流程參數(shù)。這些條件和調(diào)整是通過使用過程控制來確定的。過程控制包括計量/檢測工具和控制它的軟件。晶圓廠每年在過程控制上的花費超過 200 億美元。

如果蝕刻工具有四個腔室，過程控制智能和晶圓廠網(wǎng)絡路由將根據(jù)該工藝步驟中的可用性和產(chǎn)量指標來確定將晶圓發(fā)送到四個腔室中的哪一個。他們還將調(diào)整腔室條件并監(jiān)控是否需要維護。事實上，即使是落后的晶圓廠也會為每個單獨的晶圓或批次調(diào)整工具設置，以將每個特征的累積公差范圍保持在最低可行規(guī)格。

為了強調(diào)這一點，高度的變化和不確定性是如此普遍，以至于生產(chǎn)晶圓廠將使用多種不同的 EUV 工具測試光掩模。這些生產(chǎn)工廠可能只在一種特定的 EUV 工具上運行該光掩模，以產(chǎn)生最高的產(chǎn)量或最可控的缺陷。請注意，現(xiàn)代臺積電 5nm 設計有約 81 個掩模，單個晶圓廠每年將運行數(shù)十或數(shù)百個設計。此外，光掩模與 EUV 工具的匹配會定期重新測試，因為掩模必須半定期地進行維修或重制。

類似地，即使相同類型的計量/檢測工具是從同一設施創(chuàng)建和運輸?shù)?，它們也可能只用于選定的層，因為在測量只有幾個原子的特征時，工具與工具之間的差異很大在尺寸方面。事實上，在某些情況下，超過 25% 的誤差預算（堆疊變化）被計量和檢測成像工具的不確定性所消耗。旨在提供數(shù)據(jù)以幫助調(diào)整使用中的工具和流程的工具也非常不完美。

晶圓廠必須跳過很多很多的漏洞，才能相信他們的計量設備能夠準確描述他們正在處理的晶圓上實際發(fā)生的情況。許多錯誤和缺陷源于 EUV 工具和工藝。在相同劑量下，相對于 DUV ，EUV僅僅有 1/14 的光子撞擊晶圓。因此，這引入了相當多的隨機缺陷，這些缺陷源于更少光子的更隨機分布。EUV 光刻中的隨機性是指圖案中可能發(fā)生的隨機變化。

這些隨機缺陷對晶圓制造行業(yè)來說是一個價值數(shù)十億美元的問題。數(shù)百億美元用于表征計量和檢測工具的變化。然后將此處生成的數(shù)據(jù)反饋到逐個晶圓、逐個設計或逐個工具的修改過程或工具參數(shù)中。沒有兩個晶圓、工具或設計是相同的，并且在晶圓廠網(wǎng)絡的每個方面都有大量的調(diào)整和優(yōu)化。

一個 gigafab 將在約 250,000 個飛行中的晶圓上運行 1000 個步驟，其中約 100,000 個在一個月內(nèi)完成，新的 100,000 個在一個月內(nèi)開始。不能低估路由、優(yōu)化和決策的后勤挑戰(zhàn)。

因為在這過程中，隨機指標不僅呈線性增長，而且它們在我們打印的關(guān)鍵維度中所占的百分比呈指數(shù)增長。

我們有機會與 Chris Mack（又名“Litho Guru”）聊了聊該行業(yè)面臨的許多困難以及已經(jīng)開發(fā)的一些解決方案。對于那些不知道的人，Chris Mack 曾與 Lotus Elise 打賭 EUV 不會在 SPIE 光刻和高級圖案會議的特定日期前準備好。另一個有趣的故事是，他在這次會議上開玩笑地制作并戴了一頂紅色的“Make EUV Great Again”帽子。

有一些主要的變化和缺陷類別。這些都會增加導線電阻、柵極泄漏，甚至導致短路或其他導致芯片無法使用的缺陷。

疊加/局部邊緣放置錯誤

如前所述，臺積電 5nm 工藝有約 81 個光掩模。這是經(jīng)歷整個光刻過程的 81 個不同實例。此外，中間還會有數(shù)以千計的其他制造步驟。

覆蓋或局部邊緣放置錯誤是沉積、光刻、蝕刻循環(huán)中的一個特征放置在前一個循環(huán)中的另一個特征之上的變化。一層上的 +1nm 未對準和下一層上的 -1nm 未對準在特征放置方面的差異最多可達 2nm。這些類型的錯誤可能會在許多步驟中累積起來，并且可能是災難性的。

我們在曾經(jīng)討論的一個例子是 TSMC 與 Intel 的自對準觸點，它們試圖通過使圖案化特征更能抵抗放置錯誤來減輕一些疊加錯誤的堆疊。

局部臨界尺寸均勻性 (CDU)

變化的另一個主要來源是局部臨界尺寸均勻性。如果我們希望彼此相鄰的特征理想情況下應該是統(tǒng)一的，但在許多情況下，它們不是。在這個例子中，讓我們縮小到連接芯片各個金屬層的過孔和觸點。

當這些隨機變化變得足夠大時，它們會導致缺陷丟失或合并：接觸極、橋接、斷裂、線路和空間。如果你的芯片上有 1000 億個觸點/通孔，其中一個丟失了，那么你的整個芯片就壞了（當然會內(nèi)置一些冗余）。對于直徑僅為幾十納米的特征，該行業(yè)的缺陷率必須約為千億分之一。

線邊緣粗糙度 (LER)

線邊緣粗糙度 (LER) 是特征邊緣的變化。LER 可以定義為圖形特征邊緣的粗糙度或不規(guī)則性，例如線條或溝槽，這可能導致偏離所需的關(guān)鍵尺寸。

LER 會對最終產(chǎn)品的性能和可靠性產(chǎn)生重大影響。例如，在晶體管柵極的情況下，LER 的變化會影響晶體管的電氣特性，從而導致漏電流增加和器件性能降低等問題。

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線寬粗糙度 (LWR)

LWR 可以定義為特征寬度的粗糙度或不規(guī)則性，例如線條或溝槽，這會導致偏離所需的臨界尺寸。在金屬互連的情況下，LWR 的變化會影響線路的電阻，從而導致功耗增加或設備性能降低等問題。

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光學鄰近校正 (OPC)

光掩?？梢员徽J為是芯片的模板。光掩模用電子束圖案化并放置在光刻工具內(nèi)。然后，光掩?？梢晕栈蛏⑸涔庾?，或允許它們穿過晶圓。這就是在晶圓上創(chuàng)建圖案的原因。

OPC 旨在糾正光刻過程中發(fā)生的圖案化特征的扭曲或變形。通過對它們進行補償，制造商可以在圖形特征中實現(xiàn)更高的準確性和一致性，從而提高最終產(chǎn)品的性能和可靠性。下面是具有更高級條件的 OPC 的早期形式，包括在 TSMC 批量使用曲線 ILT 掩模。

編輯：黃飛

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