QPSK信號(hào)產(chǎn)生的原理在前面已作詳述，F(xiàn)PGA的外接60MHz時(shí)鐘通過(guò)內(nèi)部的時(shí)鐘管理器倍頻實(shí)現(xiàn)120MHz時(shí)鐘，通過(guò)Block RAM資源實(shí)現(xiàn)只讀ROM，然后通過(guò)累加器進(jìn)程、讀QPSK碼字進(jìn)程、重復(fù)周期計(jì)數(shù)進(jìn)程等實(shí)現(xiàn)DDS功能，通過(guò)乘法器還可實(shí)現(xiàn)輸出信號(hào)的幅度控制。以下是部分源程序，采用Verilog HDL語(yǔ)言編寫。

時(shí)鐘管理單元，使用XILINX的DCM實(shí)現(xiàn)倍頻，由60MHz變?yōu)?20MHz。

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單口只讀ROM，使用IP核，實(shí)現(xiàn)正弦查找表，數(shù)據(jù)寬度為14位，深度為16384字(14地址位)。ROM核接收的數(shù)據(jù)文件為COE文件，然后轉(zhuǎn)換為mif二進(jìn)制文件格式，COE文件可通過(guò)C語(yǔ)言或MATLAB生成。ROM核的實(shí)現(xiàn)如下：

相位累加器位數(shù)設(shè)置為32位，系統(tǒng)時(shí)鐘120MHz，這樣可實(shí)現(xiàn)小于0.03Hz的頻率分辨率，查找表相位截取低14位。累加器進(jìn)程如下：

DDS信號(hào)的控制實(shí)現(xiàn)

上位機(jī)通過(guò)PCI總線實(shí)現(xiàn)信號(hào)參數(shù)的讀寫控制。因本系統(tǒng)中只需PCI實(shí)現(xiàn)信號(hào)參數(shù)的控制，數(shù)據(jù)量不大，故配置PCI9054為PCI的從目標(biāo)(Slave)，C模式。

在FPGA中實(shí)現(xiàn)參數(shù)寄存器，實(shí)時(shí)讀取PCI總線的數(shù)據(jù)并更新。FPGA本地總線的讀寫通過(guò)三態(tài)門控制。實(shí)現(xiàn)代碼如下：

讀寫實(shí)現(xiàn)通過(guò)狀態(tài)機(jī)程序?qū)崿F(xiàn)，讀寫狀態(tài)流程圖如圖3。

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上位機(jī)程序設(shè)計(jì)

上位機(jī)安裝Windows系統(tǒng)，傳統(tǒng)上，PCI的驅(qū)動(dòng)通過(guò)微軟的DDK實(shí)現(xiàn)WDM驅(qū)動(dòng)程序，本信號(hào)源設(shè)計(jì)中采用Windriver軟件，可方便地讀寫主機(jī)給PCI9054系統(tǒng)板分配的內(nèi)存及I/O資源，并可生成inf文件和基于VC等開(kāi)發(fā)環(huán)境的程序文件。

結(jié)論

試驗(yàn)表明，以本文所介紹的方法產(chǎn)生的信號(hào)源具有很好的性能，5MHz時(shí)連續(xù)波點(diǎn)頻的雜散SFDR達(dá)到70dB以上，輸出信號(hào)的頻率覆蓋短波波段，可達(dá)30MHz以上。在實(shí)際應(yīng)用中，還可以加上線性調(diào)頻等其他信號(hào)形式。若信號(hào)頻段在超短波以上，可用DDS產(chǎn)生固定中頻，經(jīng)數(shù)字上變頻和DAC芯片(如AD公司的AD9857)上變頻后輸出，該方法具有很強(qiáng)的可擴(kuò)展性。