一直以滿足最嚴(yán)苛的摩爾定律而聞名的英特爾真得落后于臺(tái)積電嗎？2020 年 8 月 13 日，英特爾架構(gòu)日，英特爾公布了全新的 10 納米 SuperFET 技術(shù)和“分解”設(shè)計(jì)封裝技術(shù)！這是王者的反擊嗎？

本文從英特爾和臺(tái)積電在工藝制程和 3D 封裝方面的布局著筆，看看雙方的目前現(xiàn)狀。

一、引言

工藝制程是指集成電路內(nèi)電路與電路之間的距離。制程工藝的趨勢是向密集度愈高的方向發(fā)展。密集度愈高的集成電路電路設(shè)計(jì)，意味著在同樣大小面積的集成電路中，可以擁有密度更高、功能更復(fù)雜的電路設(shè)計(jì)。密集度愈高，工藝精細(xì)度越高，連接線也越細(xì)，芯片的功耗越小。

微電子技術(shù)的發(fā)展與進(jìn)步，主要是靠工藝技術(shù)的不斷改進(jìn)，使得器件的特征尺寸不斷縮小，從而集成度不斷提高，功耗降低，器件性能得到提高。芯片制造工藝在 1995 年以后，從 500 納米（nm）、350 納米、250 納米、180 納米、150 納米、130 納米、90 納米、65 納米、45 納米、32 納米、28 納米、22 納米、14 納米、10 納米、7 納米，一直發(fā)展到現(xiàn)在的 5 納米，未來還有 3 納米、2 納米制程出現(xiàn)。

當(dāng)前集成電路的制程工藝乘以 0.714 即可得出下一代集成電路的制程工藝，如 350 納米*0.714=249.9 納米≈250 納米，再比如 7 納米*0.714=4.998 納米≈5 納米。這就是著名的登納德縮放比例定律（Dennard scaling），該定律源于 1974 年 Robert H. Dennard 參與完成的一篇論文，定律表明，晶體管的尺寸在每一代技術(shù)中都縮小了 30%（0.7 倍），因此它們的面積減少了 50%。這意味著電路減少了 30% （0.7 倍）的延遲，因此增加了約 40%（1.4 倍）的工作頻率。最后，為了保持電場恒定，電壓降低了 30%，能量降低了 65%，功率降低了 50%。因此，在每一代技術(shù)中，晶體管密度增加一倍，電路速度提高 40%，功耗保持不變。

中央處理器（CPU）自身的發(fā)展歷史也充分說明了這一點(diǎn)。

全球營收規(guī)模最大的半導(dǎo)體公司英特爾（Intel）一直堅(jiān)持這一準(zhǔn)則，提高中央處理器的制造工藝，提高中央處理器工藝制程具有重大的意義。第一，更先進(jìn)的制造工藝會(huì)在中央處理器內(nèi)部集成更多的晶體管，使中央處理器實(shí)現(xiàn)更多的功能和更高的性能；第二更先進(jìn)的制造工藝會(huì)使中央處理器的核心面積進(jìn)一步減小，也就是說在相同面積的晶圓上可以制造出更多的中央處理器產(chǎn)品，直接降低了中央處理器的產(chǎn)品成本，從而最終會(huì)降低中央處理器的銷售價(jià)格使廣大消費(fèi)者得利；第三，更先進(jìn)的制造工藝還會(huì)減少中央處理器的功耗，從而減少其發(fā)熱量，解決中央處理器性能提升的障礙。幾十年來，先進(jìn)的制造工藝使中央處理器的性能和功能一直增強(qiáng)，而價(jià)格則一直下滑，也使得電腦從以前大多數(shù)人可望而不可及的奢侈品，變成了現(xiàn)在所有人的日常消費(fèi)品和生活必需品。

中央處理器是如此，智能手機(jī)中的應(yīng)用處理器（AP）也是如此，人類日常生活中的集成電路幾乎都遵循此一法則。英特爾的創(chuàng)始人之一的戈登·摩爾（Gordon Moore）提出了著名的

摩爾定律：當(dāng)價(jià)格不變時(shí)，集成電路上可容納的元器件的數(shù)目，約每隔 18-24 個(gè)月便會(huì)增加一倍，性能也將提升一倍。換言之，每一美元所能買到的電腦性能，將每隔 18-24 個(gè)月翻一倍以上。這一定律揭示了信息技術(shù)進(jìn)步的速度。

然而，隨著工藝制程進(jìn)入 FinFET 以后，一切都發(fā)生了改變。

二、FinFET 工藝的發(fā)展

FinFET 稱為鰭式場效應(yīng)晶體管（Fin Field-Effect Transistor），是由美籍華人科學(xué)家胡正明教授（Dr. Chenming Hu）在 1999 年提出來的。其中的 Fin 在構(gòu)造上與魚鰭非常相似，所以稱為“鰭式”，F(xiàn)ET 的全名是“場效電晶體”。

當(dāng)時(shí)胡正明教授在加州大學(xué)領(lǐng)導(dǎo)一個(gè)由美國國防部高級(jí)研究計(jì)劃局（DARPA，Defense Advanced Research Projects Agency）出資贊助的研究小組，當(dāng)時(shí)他們的研究目標(biāo)是 CMOS 技術(shù)如何拓展到 25 納米領(lǐng)域。當(dāng)時(shí)的研究結(jié)果顯示有兩種途徑可以實(shí)現(xiàn)這種目的：一是立體型結(jié)構(gòu)的 FinFET，另外一種是基于 SOI 的超薄絕緣層上硅體技術(shù)（UTB-SOI，也就是現(xiàn)在常說的 FD-SOI 技術(shù)）。對(duì) 25 納米柵長的晶體管而言，胡正明教授團(tuán)隊(duì)認(rèn)為 UTB-SOI 的硅膜厚度應(yīng)被控制在 5 納米左右。限于當(dāng)時(shí)的技術(shù)水平，由于產(chǎn)業(yè)界認(rèn)為要想制造出 UTB-SOI 上如此薄的硅膜實(shí)在太困難了，于是產(chǎn)業(yè)界開足馬力研發(fā) FinFET 技術(shù)。

作為一種新的互補(bǔ)式金屬氧半導(dǎo)體（CMOS）晶體管，F(xiàn)inFET 是源自于傳統(tǒng)標(biāo)準(zhǔn)的“場效應(yīng)晶體管（Field Effect Transistor，F(xiàn)ET）”的一項(xiàng)創(chuàng)新設(shè)計(jì)。

傳統(tǒng) MOSFET 結(jié)構(gòu)是平面的，只能在閘門的一側(cè)控制電路的接通與斷開。但是在 FinFET 架構(gòu)中，柵門（Gate）被設(shè)計(jì)成類似魚鰭的叉狀 3D 架構(gòu)，可于電路的兩側(cè)控制電路的接通與斷開。這種叉狀 3D 架構(gòu)不僅能改善電路控制和減少漏電流（leakage），同時(shí)讓晶體管的柵長大幅度縮減。目前，英特爾的 14 納米工藝中晶體管的柵長已經(jīng)縮短至 20 納米，三星的 5 納米工藝中已經(jīng)縮短至 10 納米，未來還有可能縮短至 7 納米，約是人類頭發(fā)寬度的萬分之一。

英特爾是最早使用 FinFET 工藝的半導(dǎo)體公司，在 2011 年推出的第三代酷睿處理器就開始使用 22 納米 FinFET 工藝，隨后全球各大半導(dǎo)體廠商積極跟進(jìn)，陸續(xù)轉(zhuǎn)進(jìn)到 FinFET 工藝中。

FinFET 工藝節(jié)點(diǎn)五分八門，恨不得把 10 以內(nèi)的數(shù)字都用上，英特爾的節(jié)點(diǎn)包括 22 納米、14 納米、10 納米、7 納米，臺(tái)積電有 16 納米、12 納米、10 納米、7 納米、6 納米、5 納米，三星 22 納米、14 納米、11 納米、10 納米、8 納米、7 納米、5 納米、4 納米，中芯國際 14/12/N+1/N+2 納米，格芯半導(dǎo)體的 22 納米、14 納米、12 納米、7 納米，聯(lián)電的 14 納米，以及華虹集團(tuán)的 14 納米。

根據(jù)芯思想研究院提供的資料，全球目前有七家公司已經(jīng)開始量產(chǎn)或即將量產(chǎn) FinFET 工藝，按照轉(zhuǎn)入的時(shí)間順序，分別是英特爾、臺(tái)積電（TSMC）、三星代工（Samsung Foundry）、格芯半導(dǎo)體（Global Foundries）、聯(lián)電（UMC）、中芯國際（SMIC）、華虹集團(tuán)（HuaHong Group）。

三、前道制程，線寬為王

英特爾在 2011 年率先進(jìn)入 22 納米 FinFET 工藝制程后，并于 2014 年率先完成 14 納米工藝制程量產(chǎn)；然后在 10 納米節(jié)點(diǎn)耗費(fèi)了太多的心血，原計(jì)劃 2016 年推出 10 納米，直到 2019 年 5 月才正式推出；原計(jì)劃 2021 年推出 7 納米，現(xiàn)在看來又要延遲四個(gè)季度。反觀臺(tái)積電，在 2018 年財(cái)報(bào)中宣稱，成功地量產(chǎn) 7 納米（N7）制程，并領(lǐng)先其他同業(yè)至少一年；2019 年財(cái)報(bào)中宣稱，7 納米加強(qiáng)版（N7+）制程技術(shù)亦領(lǐng)先全球?qū)霕O紫外光（EUV）光刻技術(shù)進(jìn)行量產(chǎn)。

從 2011 年英特爾正式量產(chǎn) 22 納米 FinFET 工藝以來，已經(jīng)經(jīng)歷了十個(gè)寒暑，目前全球 FinFET 玩家分為兩大陣營，一是集成器件制造（Integrated Device Manufacture，IDM）陣營，目前只有英特爾一家；二是晶圓代工（Wafer Foundry）陣營，包括臺(tái)積電、三星代工、格芯半導(dǎo)體、聯(lián)電、中芯國際、華虹集團(tuán)。

不過三星代工、格芯半導(dǎo)體和聯(lián)電的 FinFET 工藝都源自 IBM 聯(lián)盟。在 IBM 將半導(dǎo)體部門出售給格芯半導(dǎo)體后，聯(lián)盟中的格芯半導(dǎo)體和聯(lián)電已經(jīng)宣布暫停先進(jìn)工藝制程的研發(fā)，而三星代工似乎也被臺(tái)積電壓迫的喘不氣來。

本文選取兩大陣營的代表英特爾和臺(tái)積電來對(duì)比。

1、英特爾篇

1.1 英特爾遵循摩爾定律

1968 年 7 月 18 日，因?yàn)椴粷M仙童半導(dǎo)體（Fairchild Semiconductor）的現(xiàn)狀，羅伯特·諾伊斯（Robert Noyce）和戈登·摩爾（Gordon Moore）選擇了離職，并創(chuàng)辦諾伊斯 - 摩爾電子公司（NM Electronic），隨后公司支付了 15000 美元從 Intelco 公司買下“Intel”名字的使用權(quán)，并更名為英特爾公司。50 多年來，英特爾寫下了無數(shù)輝煌。

從 1971 年，采用 10 微米（μm）制程工藝生產(chǎn)出全球首個(gè)微處理器 4004，一直到 2014 年第三代酷睿處理器實(shí)現(xiàn) 14 納米 FinFET 工藝量產(chǎn)，英特爾的半導(dǎo)體制程工藝發(fā)展之路可謂領(lǐng)業(yè)界風(fēng)騷。作為一家集成器件制造大廠，其主要是生產(chǎn)制造中央處理器（CPU），當(dāng)然也順帶生產(chǎn)些高品質(zhì)的現(xiàn)場可編程邏輯門陣列（Field Programmable Gate Array，FPGA）和 NAND Flash 存儲(chǔ)芯片。

在工藝制程方面，英特爾一向以滿足最嚴(yán)苛的摩爾定律而聞名，在大幅縮小晶體管體積的同時(shí)，還導(dǎo)入全新技術(shù)，在產(chǎn)品性能提升方面一直超前對(duì)手。確實(shí)，英特爾發(fā)展前 50 年里，在工藝研發(fā)過程中，一直以世界首創(chuàng)的方式改進(jìn)制造技術(shù)，包括銅互連技術(shù)、應(yīng)變硅技術(shù)（2003 年）、高 K 金屬柵（High-k metal gates，HKMG）技術(shù)（2007 年）、FinFET 技術(shù)（2011 年）。

銅互連技術(shù)：1993 年 IBM 研究人員 Jurij Paraszczak 提出使用銅代替鋁進(jìn)行互連的想法。1997 年 9 月 IBM 宣布在生產(chǎn)線上成功實(shí)現(xiàn)了銅互連技術(shù)，取代鋁布線，使芯片性能得到提高。隨后英特爾發(fā)揚(yáng)光大，2001 年開始采用銅互連技術(shù)生產(chǎn) 0.13 微米 CPU，大馬士革銅工藝技術(shù)成為 90 納米及以下技術(shù)節(jié)點(diǎn)的主流互連工藝。

應(yīng)變硅技術(shù)：2003 年，英特爾在 90 納米工藝中使用應(yīng)變硅（strained silicon）。應(yīng)變硅技術(shù)通過為 PMOS 晶體管產(chǎn)生壓縮應(yīng)變和為 NMOS 晶體管，在晶體管處于“導(dǎo)通”狀態(tài)時(shí)增加電流，產(chǎn)生拉伸應(yīng)變來提升晶體管速度。據(jù)報(bào)道，應(yīng)變硅 MOSFET 相比同尺寸體硅 MOSFET，功耗減少 1/3，速度提升 1/3，而且封裝密度提高 50%。

高 K 金屬柵：2007 年 1 月 29 日宣布 HKMG（High-k metal gates）晶體管取得突破，2007 年 11 月 16 日，發(fā)布采用 HKMG 的 45 納米制程芯片 XEON。據(jù)悉，使用 HKMG 在提高晶體管性能的同時(shí)減少晶體管漏電（浪費(fèi)的功耗），讓晶體管繼續(xù)按照摩爾定律縮小。該解決方案以基于鉿的 HKMG 材料代替晶體管的二氧化硅柵極電介質(zhì)（柵極下方的薄層）。

英特爾 2011 年自 2011 年開始量產(chǎn)第一代 22 納米 FinFET 工藝，首個(gè)產(chǎn)品是代號(hào) Ivy Bridge 的處理器；2014 年量產(chǎn)第二代 14 納米 FinFET 工藝，首個(gè)產(chǎn)品是代號(hào) Broadwell 的處理器。英特爾在 2013 年的工藝技術(shù)規(guī)劃中，表示 2016 年將推出 10 納米?？捎捎诟鞣N原因，10 納米的研發(fā)不及預(yù)期。于是 14 納米工藝在 2014 年推出后被不斷改進(jìn)，2016 年量產(chǎn) 14+，2017 年量產(chǎn) 14++，以彌補(bǔ) 10 納米延遲的缺憾

1.2 英特爾的煩惱

1.2.1 煩惱一

英特爾的煩惱一就是，盡管是 PC 市場的絕對(duì)霸主，但在移動(dòng)市場卻是個(gè)新兵。于是在前首席執(zhí)行官布萊恩·科贊奇（Brian Krzanich）的思維中，在 PC 市場即使做得再好，也是在前人栽的樹下納涼，沒有辦法名流芯史。于是 BK 就想擠進(jìn)移動(dòng)市場，以證明其的偉大。并在 2016 年招攬前高通副總裁和高通 CDMA 技術(shù)（QCT）聯(lián)席總裁 Venkata‘Murthy’Renduchintala 擔(dān)任首席工程官，負(fù)責(zé)英特爾幾乎所有硬件，包括設(shè)計(jì)、架構(gòu)到工藝制程。

好吧，英特爾研發(fā)工程師們的任務(wù)就是要做出一款產(chǎn)品，可以適配移動(dòng)設(shè)備、電腦以及服務(wù)器等一系列市場，而且一定要比競爭對(duì)手更好?？上Ц偁帉?duì)手太多，既有老冤家 AMD，還有高通、英偉達(dá)，但事實(shí)上的對(duì)手只有臺(tái)積電，臺(tái)積電為這些提供打擊英特爾的炮彈，那就是工藝制程的支撐。

為了達(dá)成公司高層的既定目標(biāo)，更是要保證制程的領(lǐng)先，工程團(tuán)隊(duì)充分發(fā)揮創(chuàng)造性，采用了一大堆新技術(shù)、新材料。其實(shí)早在 2013 年，英特爾就設(shè)想通過提供 2.7 倍密度的自對(duì)準(zhǔn)四軸圖形（SAQP，self-aligned double patterning）、超級(jí)縮放（Hyperscaling ）、有源柵極上接觸（COAG，Contact Over Active Gate）、金屬鈷（Co）互連、金屬釕（Ru）做襯墊、鎢（W）觸點(diǎn)以及第一代 Foveros 和第二代 EMIB 等新封裝技術(shù)，計(jì)劃在 2016 年推出 10 納米工藝取代 14 納米工藝。據(jù)悉，英特爾為了提高芯片性能，在 10 納米工藝開始引入金屬鈷在 MO 和 M1 取代氮化鉭（TaN）做側(cè)壁層。相比銅，鈷的延展性和導(dǎo)熱性很差，而且極其脆弱，導(dǎo)致晶圓上的電壓極其不穩(wěn)定，進(jìn)一步降低了性能和功耗，導(dǎo)致工藝研發(fā)進(jìn)展緩慢。

一大堆新技術(shù)的混合烹調(diào)，將一盆佛跳墻做了一盆疙瘩湯，這波神操作將 10 納米工藝推入了深淵。

2017 年英特爾宣布了公司第三代 10 納米 FinFET 工藝，使用的超微縮技術(shù)（hyper scaling），充分運(yùn)用了多圖案成形設(shè)計(jì)（multi-patterning schemes），晶體管柵極間距由 14 納米工藝的 70 納米減少至 10 納米工藝的 54 納米，最小金屬間距由 52 納米縮小到 36 納米，據(jù)稱 10 納米工藝芯片邏輯晶體管密度是 14 納米工藝的 2.7 倍，達(dá)到每平方毫米超過 1 億個(gè)晶體管，但一直到 2019 年 5 月，才正式公布代號(hào) Ice Lake 的處理器。

2019 年英特爾在投資者會(huì)議（Investor Meeting）上展示了技術(shù)創(chuàng)新路線（Relentless Innovation Continues），為 10 納米規(guī)劃了 10+和 10++；并表示 2021 年才會(huì)推出 7 納米，也明確表示采用 EUV 方案。7 納米工藝相比 10 納米工藝晶體管密度翻倍，每瓦性能提升 20%，設(shè)計(jì)復(fù)雜度降低了 4 倍。

然而是時(shí)隔一年，在 2020 年 7 月的財(cái)報(bào)電話會(huì)議上，英特爾首席執(zhí)行官羅伯特·斯旺（Robert Swan）表示，在 7 納米工藝中發(fā)現(xiàn)了一種“缺陷模式”，導(dǎo)致了良率下降問題。因此，英特爾已經(jīng)展開“應(yīng)急計(jì)劃”，斯旺后來將其定義為包括使用第三方代工廠，所有這些都意味著其 7 納米芯片要到 2021 年或 2022 年才能上市。

如此看來，英特爾的先進(jìn)工藝在性能提升真的遇到瓶頸了。盡管很多人都認(rèn)為英特爾的 14 納米相當(dāng)于臺(tái)積電的 10 納米，英特爾的 10 納米可能相當(dāng)于臺(tái)積電的 7 納米。

可問題在于，臺(tái)積電已經(jīng)推進(jìn)到了 5 納米時(shí)代。

1.2.2 煩惱二：設(shè)計(jì)、架構(gòu)和工藝不協(xié)調(diào)

有熟悉英特爾內(nèi)情的前員工表示，10/7 納米延遲表明英特爾在設(shè)計(jì)、架構(gòu)和工藝三者之間的協(xié)調(diào)方面出現(xiàn)了問題。盡管之前英特爾先后在設(shè)計(jì)、架構(gòu)方面出現(xiàn)過問題，但依靠工藝制程的優(yōu)勢也可以得以彌補(bǔ)；而現(xiàn)在卻在尖端制程方面出現(xiàn)了問題，這將是非常不利的。

該知情人士表示，而更令人煩惱的是，在 14 納米向 10 納米轉(zhuǎn)換的關(guān)鍵時(shí)期，在前首席執(zhí)行官布萊恩·科贊奇掌政的 2014 年至 2016 年間，研發(fā)部門卻出現(xiàn)離職潮，大批的資深研發(fā)工程師離開，導(dǎo)致研發(fā)部門青黃不接；而在 10 納米向 7 納米轉(zhuǎn)換的關(guān)鍵時(shí)期，天才級(jí)芯片設(shè)計(jì)大師 Jim Keller 和首席工程官 Venkata‘Murthy’Renduchintala 先后離職，而且英特爾重組了相關(guān)部門，這也許是工藝一再延遲的原因。

2020 年 3 月，英特爾首席執(zhí)行官羅伯特·斯旺表示，重塑公司文化是領(lǐng)導(dǎo)英特爾轉(zhuǎn)型的關(guān)鍵。重新思考幾乎影響了英特爾業(yè)務(wù)的各個(gè)方面。（reshaping company culture is key to leading the turnaround at Intel. The rethink affects nearly every aspect of Intel‘s business.）

確實(shí)正如《紐約時(shí)報(bào) New York Times》所說，英特爾存在問題，不僅限于跨城競爭對(duì)手 AMD 再次振興，而且公司的文化需要修正。（Intel has a problem and it isn’t limited to renewed vigor from crosstown rival AMD. The company‘s culture needs fixing.）

2、臺(tái)積電篇

2.1 臺(tái)積電穩(wěn)打穩(wěn)扎

1987 年 2 月 21 日，臺(tái)積電正式成立，在張忠謀的帶領(lǐng)下開創(chuàng)了全球純屬晶圓代工的新模式，專注為全球 Fabless、IDM 和系統(tǒng)公司提供晶圓制造服務(wù)，臺(tái)積電持續(xù)為客戶提供最行老師的技術(shù)和 TSMC COMPATIBLE 設(shè)計(jì)服務(wù)。

在晶圓代工領(lǐng)域，無論是制程技術(shù)覆蓋范圍、先進(jìn)制程領(lǐng)導(dǎo)力，還是營收水平等，臺(tái)積電都是行業(yè)老大，目前的市占率已經(jīng)接近 60%。而在制程技術(shù)種類方面，在 2019 年，臺(tái)積電就以 272 種制程技術(shù)，為 499 個(gè)客戶生產(chǎn)了 10761 種芯片。

臺(tái)積電自 1987 年透過轉(zhuǎn)讓臺(tái)灣工業(yè)技術(shù)研究院的 2 微米和 3.5 微米技術(shù)創(chuàng)立公司，一直秉持“內(nèi)部研發(fā)”戰(zhàn)略，并在當(dāng)年為飛利浦定制了 3.0 微米技術(shù)；1988 年，剛剛一歲的臺(tái)積電就自研了 1.5 微米工藝技術(shù)；1999 年發(fā)布了世界上第一個(gè) 0.18 微米低功耗工藝技術(shù)；2003 年推出了當(dāng)時(shí)業(yè)界領(lǐng)先的 0.13 微米低介質(zhì)銅導(dǎo)線邏輯制程技術(shù)；2004 年全球首家采用浸沒式光刻工藝生產(chǎn) 90 納米芯片；2006 年量產(chǎn) 65 納米工藝技術(shù)；2008 年量產(chǎn) 40 納米工藝技術(shù)；2011 年全球首家推出 28 納米通用工藝技術(shù)；2014 年全球首家量產(chǎn) 20 納米工藝技術(shù)。

臺(tái)積電在開始 20 納米制程研發(fā)時(shí)，就瞄準(zhǔn)布局 FinFET，2012 年完成 16 納米制程的定義，迅速且順利地完成測試芯片的產(chǎn)品設(shè)計(jì)定案，并在以 FinFET 架構(gòu)為基礎(chǔ)的靜態(tài)隨機(jī)存取存儲(chǔ)器單位元（SRAM Bit Cell）上展現(xiàn)功能性良率；并在 2014 年開始風(fēng)險(xiǎn)生產(chǎn) 16FF+工藝，2015 年就順利量產(chǎn)；2016 年采用多重爆光的 10 納米工藝也迅速進(jìn)入量產(chǎn)，量產(chǎn)速度較之前的制程更快。

臺(tái)積電的 7 納米是 10 納米的縮小版（shrink），后部金屬工藝技術(shù)基本兼容，整體密度和性能改進(jìn)不多。采用 DUV 加浸沒式加多重曝光方案的 7 納米于 2017 年 4 月開始風(fēng)險(xiǎn)生產(chǎn)，，2018 年第三季開始貢獻(xiàn)營收，在 2018 年有 40 多個(gè)客戶產(chǎn)品流片，2019 年有 100 多個(gè)新產(chǎn)品流片。與 10 納米 FinFET 工藝相比，7 納米 FinFET 具有 1.6 倍邏輯密度，約 20%的速度提升和約 40%的功耗降低。有兩個(gè)工藝制程可選，一是針對(duì) AP（N7P），二是針對(duì) HPC（N7HP）。聯(lián)發(fā)科天璣 1000、蘋果 A13 和高通驍龍 865 都是采用 N7P 工藝。

臺(tái)積電第一個(gè)使用 EUV 方案的工藝是 N7+。N7+于 2018 年 8 月進(jìn)入風(fēng)險(xiǎn)生產(chǎn)階段，2019 年第三季開始量產(chǎn)，N7+的邏輯密度比 N7 提高 15%至 20%，同時(shí)降低功耗。

7 納米之后是 6 納米（N6）。2019 年 4 月份推出的 6 納米是 7 納米的縮小版（shrink），設(shè)計(jì)規(guī)則與 N7 完全兼容，使其全面的設(shè)計(jì)生態(tài)系統(tǒng)得以重復(fù)使用，且加速客戶產(chǎn)品上市時(shí)間，但 N6 的邏輯密度比 N7 高出 18%。N6 將在 2020 年第一季風(fēng)險(xiǎn)試產(chǎn)，第三季實(shí)現(xiàn)量產(chǎn)。

接下來是 5 納米（N5）。5 納米于 2019 年 3 月進(jìn)入風(fēng)險(xiǎn)生產(chǎn)階段，預(yù)期 2020 年第二季拉高產(chǎn)能并進(jìn)入量產(chǎn)。主力生產(chǎn)工廠是 Fab 18。與 7 納米制程相比，5 納米從前到后都是全新的節(jié)點(diǎn)，邏輯密度是之前 7 納米的 1.8 倍，SRAM 密度是 7 納米的 1.35 倍，可以帶來 15%的性能提升，以及 30%的功耗降低。5 納米的另一個(gè)工藝制程是 N5P，預(yù)計(jì) 2020 年第一季開始試產(chǎn)，2021 年進(jìn)入量產(chǎn)。與 N5 工藝制程相較在同一功耗下可再提升 7%運(yùn)算效能，或在同一運(yùn)算效能下可再降低 15%功耗。

關(guān)于 3 納米，2020 年 4 月，臺(tái)積電在法說會(huì)上宣布，3 納米仍會(huì)沿用 FinFET 技術(shù)，預(yù)定明年上半年在南科 18 廠 P4 廠試產(chǎn)。主要考量是客戶在導(dǎo)入 5 納米制程后，采用同樣的設(shè)計(jì)即可導(dǎo)入 3 納米制程，可以持續(xù)帶給客戶有成本競爭力、效能表現(xiàn)佳的產(chǎn)品。3 納米產(chǎn)線將于 2020 年動(dòng)工，在新竹寶山興建，預(yù)計(jì)投資超過新臺(tái)幣 6000 億元（約 200 億美元），最快 2022 年底量產(chǎn)。

至于 2 納米，臺(tái)積電研發(fā)有重大突破，已成功找到路徑，將切入 GAA（環(huán)繞閘極）技術(shù)，為臺(tái)積電發(fā)展鰭式場效電晶體（FinFET）取得全球絕對(duì)領(lǐng)先地位之后，邁向另一全新的技術(shù)節(jié)點(diǎn)。

2.2 臺(tái)積電的隱憂：巨額投資

其實(shí)工藝進(jìn)展如此之快，也絕非臺(tái)積電的初衷，這一切都是客戶和競爭對(duì)手三星在推動(dòng)臺(tái)積電往前跑。（有關(guān)三星的工藝進(jìn)程可以參考《三星 EUV 產(chǎn)線投產(chǎn)，晶圓代工爭霸賽再啟高潮》）

目前，臺(tái)積電 7 納米由 FAB15 負(fù)責(zé)生產(chǎn)，合計(jì)月產(chǎn)能約 15 萬片；5 納米主要在 FAB18 生產(chǎn)，目前 FAB18 P1/P2 的建置產(chǎn)能達(dá) 10 萬片。在 7/5 納米工藝上的客戶有蘋果、超微半導(dǎo)體、英偉達(dá)、聯(lián)發(fā)科。原本華為海思是臺(tái)積電 14/7/5 納米的主力客戶，但由于美國的限制，導(dǎo)致華為海思無法在臺(tái)積電流片。

而建設(shè)如此龐大的先進(jìn)制程產(chǎn)能是靠金錢堆出來的。臺(tái)積電宣布，2020 年的資本支出將在 150-160 億美元之間，這將成為臺(tái)積電資本支出最大的一年。

2000 年資本支出首次超過 10 億美元，2010 年資本支出首次超過 50 億美元，2016 年資本支出首次超過 100 億美元。從 2000 年到 2019 年資本支出合計(jì)達(dá) 1150 億美元，而從 2016 年到 2019 年的資本支出是 464 億美元，占近 20 年資本支出總和的 40%。

至于在 3 納米工藝上的資金投入更是天文數(shù)字，據(jù)稱研發(fā)和建線已投入約 500 億美元，僅建廠一項(xiàng)就在 200 億美元。3 納米產(chǎn)線將于 2020 年動(dòng)工，在新竹寶山興，建預(yù)計(jì)投資超過新臺(tái)幣 6000 億元興建，最快 2022 年底量產(chǎn)。

還有就是從 2010 年開始，臺(tái)積電從 ASML 購得第一臺(tái) EUV（第一代 EUV 機(jī)型 NXE:3100）至今，臺(tái)積電擁有超過 30 臺(tái) EUV 光刻機(jī)，約占全球 EUV 光刻機(jī)總出貨量的一半。要知道一臺(tái)光刻機(jī)的售價(jià)超過 1 億歐元（約合 1.5 億美元），都可都是真金呀！

三、芯粒時(shí)代，封裝助力

從半導(dǎo)體發(fā)展趨勢和微電子產(chǎn)品系統(tǒng)層面來看，先進(jìn)封測環(huán)節(jié)將扮演越來越重要的角色。如何把環(huán)環(huán)相扣的芯片技術(shù)鏈系統(tǒng)整合到一起，才是未來發(fā)展的重心。有了先進(jìn)封裝技術(shù)，與芯片設(shè)計(jì)和制造緊密配合，半導(dǎo)體世界將會(huì)開創(chuàng)一片新天地。有著四十年跑龍?zhí)咨牡姆庋b技術(shù)開始走到舞臺(tái)中央。

近年來，芯粒（Chiplet）成為半導(dǎo)體產(chǎn)業(yè)的熱門詞。在科研界和產(chǎn)業(yè)界看來，這是一種可以延緩摩爾定律失效、放緩工藝進(jìn)程時(shí)間、支撐半導(dǎo)體產(chǎn)業(yè)繼續(xù)發(fā)展的有效方案。

芯粒其實(shí)就是一顆商品化的、具有功能（如 USB、存儲(chǔ)器）特征的裸芯片（die）。從系統(tǒng)端出發(fā)，首先將復(fù)雜功能進(jìn)行分解，然后開發(fā)出多種具有單一特定功能，可相互進(jìn)行模塊化組裝的裸芯片，如實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)、計(jì)算、信號(hào)處理、數(shù)據(jù)流管理等功能，并最終以此為基礎(chǔ)，建立一個(gè)芯粒的芯片網(wǎng)絡(luò)（未來的電腦系統(tǒng)可能只包含一個(gè) CPU 芯片和幾個(gè) GPU，這些 GPU 都連接到芯粒上，形成芯片網(wǎng)絡(luò)）。

以前設(shè)計(jì)一個(gè) SoC，是從不同的 IP 供應(yīng)商購買一些 IP，包括軟核（代碼）或硬核（版圖），結(jié)合自家研發(fā)的模塊，集合成一個(gè) SoC，然后在某個(gè)制造工藝節(jié)點(diǎn)上完成芯片設(shè)計(jì)和生產(chǎn)的完整流程。芯粒模式時(shí)代，對(duì)于某些 IP，可能不需要自己做設(shè)計(jì)和生產(chǎn)了，而只需要購買別人己經(jīng)做好的芯片裸片（die），然后通過先進(jìn)封裝形成一個(gè) SiP（System in Package）。所以芯粒也是一種 IP，但它是以芯片裸片的形式提供，而不是之前以軟件形式提供。

芯粒模式可能帶給從上游 EDA 工具、IC 設(shè)計(jì)到制造工藝、先進(jìn)封測等產(chǎn)業(yè)鏈環(huán)節(jié)顛覆式的創(chuàng)新革命。

事實(shí)上，兩大巨頭除在前道工藝制程爭霸外，也在中后道封裝技術(shù)方面進(jìn)行較量。

1、英特爾篇

1.1 Foveros

英特爾在 2014 年首度發(fā)表高密度 2.5D 芯片封裝技術(shù) EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互聯(lián)橋接），表示該技術(shù)是 2.5D 封裝的低成本替代方案；在 2018 年的 HotChip 大會(huì)上，發(fā)布了采用高密度 2D 芯片封裝技術(shù) EMIB 封裝的芯片；EMIB 能夠把采用不同節(jié)點(diǎn)工藝（10 納米、14 納米及 22 納米）和不同材質(zhì)（硅、砷化鎵）、不同功能（CPU、GPU、FPGA、RF）的芯片封裝在一起做成單一處理器。英特爾表示，EMIB 技術(shù)首先與典型的 2.5D 封裝采用硅中介層不同，EMIB 是在兩個(gè)互連芯片的邊緣嵌入的一小塊硅，起到“橋梁”的作用；其次 EMIB 對(duì)芯片尺寸大小沒有限制，從而在理論上保證了異質(zhì)芯片的互連。

2018 年 12 月，英特爾首次展示了邏輯計(jì)算芯片高密度 3D 堆疊封裝技術(shù) Foveros，采用 3D 芯片堆疊的系統(tǒng)級(jí)封裝（SiP），來實(shí)現(xiàn)邏輯對(duì)邏輯（logic-on-logic）的芯片異質(zhì)整合，通過在水平布置的芯片之上垂直安置更多面積更小、功能更簡單的小芯片來讓方案整體具備更完整的功能。

英特爾表示，F(xiàn)overos 為整合高性能、高密度和低功耗硅工藝技術(shù)的器件和系統(tǒng)鋪平了道路。Foveros 有望首次將芯片的堆疊從傳統(tǒng)的無源中間互連層和堆疊存儲(chǔ)芯片擴(kuò)展到 CPU、GPU 和人工智能處理器等高性能邏輯芯片。

為結(jié)合高效能、高密度、低功耗芯片制程技術(shù)的裝置和系統(tǒng)奠定了基礎(chǔ)。Foveros 預(yù)期可首度將 3D 芯片堆棧從傳統(tǒng)的被動(dòng)硅中介層（passive interposer）和堆棧內(nèi)存，擴(kuò)展到 CPU、GPU、AI 等高效能邏輯運(yùn)算芯片。

Foveros 提供了極大的靈活性，因?yàn)樵O(shè)計(jì)人員可在新的產(chǎn)品形態(tài)中“混搭”不同的技術(shù)專利模塊與各種存儲(chǔ)芯片和 I/O 配置。并使得產(chǎn)品能夠分解成更小的“芯片組合”，其中 I/O、SRAM 和電源傳輸電路可以集成在基礎(chǔ)晶片中，而高性能邏輯“芯片組合”則堆疊在頂部。

英特爾 Foveros 技術(shù)以 3D 堆棧的 SiP 封裝來進(jìn)行異質(zhì)芯片整合，也說明了 SiP 將成為后摩爾定律時(shí)代重要的解決方案，芯片不再強(qiáng)調(diào)制程微縮，而是將不同制程芯片整合為一顆 SiP 模塊。

例如可以在 CPU 之上堆疊各類小型的 IO 控制芯片，從而制造出兼?zhèn)溆?jì)算與 IO 功能的產(chǎn)品；也可以將芯片組與各種 Type-C、藍(lán)牙、WiFi 等控制芯片堆疊在一起，制造出超高整合度的控制芯片。

據(jù)悉，英特爾從 2019 年下半年開始推出一系列采用 Foveros 技術(shù)的產(chǎn)品。首款 Foveros 產(chǎn)品將整合高性能 10 納米計(jì)算堆疊“芯片組合”和低功耗 22FFL 基礎(chǔ)晶片。它將在小巧的產(chǎn)品形態(tài)中實(shí)現(xiàn)世界一流的性能與功耗效率。

1.2 Co-EMIB

英特爾的 Co-EMIB 實(shí)現(xiàn)了 2D 和 3D 封裝技術(shù)大融合。EMIB 封裝和 Foveros 3D 封裝技術(shù)利用高密度的互連技術(shù)，讓芯片在水平和垂直方向上獲得延展，實(shí)現(xiàn)高帶寬、低功耗，并實(shí)現(xiàn)相當(dāng)有競爭力的 I/O 密度。

2019 年公司發(fā)布了 Co-EMIB 技術(shù)，這是在 2D EMIB 技術(shù)的升級(jí)版，能夠?qū)蓚€(gè)或多個(gè) Foveros 元件互連，實(shí)現(xiàn)更高的計(jì)算性能和數(shù)據(jù)交換能力，還能夠以非常高的帶寬和非常低的功耗連接模擬器、內(nèi)存和其他模塊，基本達(dá)到單晶片性能。

半導(dǎo)體產(chǎn)業(yè)界都在不斷的去推動(dòng)先進(jìn)多芯片封裝架構(gòu)的發(fā)展，更好的滿足高帶寬、低功耗的需求。前面介紹的 EMIB、Foveros、Co-EMIB 等先進(jìn)封裝技術(shù)僅僅只是物理層面的，除此之外，IO 接口技術(shù)和互連技術(shù)也是實(shí)現(xiàn)多芯片異構(gòu)封裝的關(guān)鍵因素。

英特爾表示，公司互連技術(shù)的研發(fā)主要體現(xiàn)正在三個(gè)方向：用于堆疊裸片的高密度垂直互連、實(shí)現(xiàn)大面積拼接的全橫向互連、帶來高性能的全方位互連。希望可以實(shí)現(xiàn)更高帶寬和低延遲。

1.3 互連技術(shù)

1.3.1 高密度垂直互連

隨著芯片尺寸越來越小，每平方毫米的導(dǎo)線接頭將會(huì)越來越密，為了獲得足夠的帶寬，晶體管的間距就會(huì)變得越來越短。傳統(tǒng)焊料技術(shù)已接近極限，為此英特爾推出了“混合鍵合”技術(shù)，可以讓芯片之間的間距縮小到 10 微米，橋凸和互連密度上也會(huì)做的更好。

1.3.2 全橫向互連

業(yè)界希望在整個(gè)封裝層面都可以實(shí)現(xiàn)小芯片互連。作為橫向互連技術(shù)，其中需要考慮的就是直線間距。隨著直線間距越來越短，在同樣面積下可以安放更多芯片，同時(shí)信號(hào)之間的傳導(dǎo)距離也會(huì)越來越短。為此英特爾推出“零未對(duì)準(zhǔn)通孔（ZMV）”，光刻定義的通孔使得導(dǎo)線和通孔的寬度一致，較使用有機(jī)中介層可以實(shí)現(xiàn)更大面積互連。使用有機(jī)中介層是更好的方案，因?yàn)樗裙璧某杀靖?。但是，用有機(jī)中介層有一個(gè)缺點(diǎn)，就是必須要進(jìn)行激光鉆孔，通過光刻定義的通孔使得導(dǎo)線和通孔的寬度一致，這樣就不需要焊盤進(jìn)行連接，這樣就可以在不犧牲傳導(dǎo)速度的情況下而做到。

1.3.3 全方位互連

全新全方位互連（Omni-Directional Interconnec，ODI）技術(shù)為多芯片封裝中的小芯片之間的全方位互連通信提供了更大的靈活性。ODI 通過垂直大通孔（large vias）從封裝基板向上方芯片直接供電，上方芯片可以與其他小芯片（chiplet）進(jìn)行類似于 EMIB 中的水平通信，上方芯片還可以通過硅通孔（TSV）實(shí)現(xiàn)和下方裸片進(jìn)行類似 Foveros 中的垂直通信。同時(shí)，ODI 減少了下方裸片中所需的硅通孔數(shù)量，實(shí)現(xiàn)了更小的 TSV 裸片面積，做到封裝成品上下面積尺寸一致。

當(dāng)然，為應(yīng)對(duì)新型封裝技術(shù)，英特爾不僅在互連方面推出了 ODI，也同步推出了新型多模接口技術(shù)（Management Data Input/Output，MDIO）。

近來來，英特爾新型接口技術(shù)方面進(jìn)行快速疊代研發(fā)，2014 年推出了 AIB，2017 年成功應(yīng)用于 DAPRA 芯中中，針腳速度會(huì)達(dá)到 2.0Gbps，Shoreline 帶寬密度每平方毫米可以達(dá)到 63Gbps，Areal 帶寬密度每平方毫米可達(dá) 150 GBps，物理層的能耗效率是 0.85pJ/b。

MDIO 是基于其高級(jí)接口總線（AIB）物理層互連技術(shù)，可以支持對(duì)小芯片 IP 模塊庫的模塊化系統(tǒng)設(shè)計(jì)，能夠提供更高能效，實(shí)現(xiàn) AIB 技術(shù)兩倍以上的響應(yīng)速度和帶寬密度。針腳速度會(huì)達(dá)到 5.4Gbps，Shoreline 帶寬密度每平方毫米可以達(dá)到 200Gbps，Areal 帶寬密度每平方毫米可達(dá) 198 GBps，物理層的能耗效率是 0.5pJ/b。

作為先進(jìn)封裝技術(shù)的領(lǐng)導(dǎo)者，英特爾能夠同時(shí)提供 2D 和 3D 封裝技術(shù)，將為芯片產(chǎn)品架構(gòu)開啟一個(gè)全新維度。不同的技術(shù)針對(duì)不同的應(yīng)用需求，但卻并不互斥，英特爾甚至可以有針對(duì)性地將它們組合使用，將極大的幫助芯片設(shè)計(jì)師發(fā)揮無限創(chuàng)意。

2、臺(tái)積電篇

2.1 CoWoS

臺(tái)積電 2008 年底成立集成互連與封裝技術(shù)整合部門，2009 年開始戰(zhàn)略布局三維集成電路（3D IC）系統(tǒng)整合平臺(tái)。2010 年開始 2.5D Interposer 的研發(fā)，2011 年推出 2.5D Interposer 技術(shù) CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 納米工藝，線寬可以達(dá)到 0.25μm，實(shí)現(xiàn) 4 層布線，為 FPGA、GPU 等高性能產(chǎn)品的集成提供解決方案。賽靈思（Xilinx）型號(hào)為“Virtex-7 2000T FPGA”的產(chǎn)品是最具代表性的 CoWoS 產(chǎn)品之一。

基于 2.5D 轉(zhuǎn)接板技術(shù)的 Virtex-7 2000T FPGA 產(chǎn)品將四個(gè)不同的 28 納米工藝的 FPGA 芯片，實(shí)現(xiàn)了在無源硅中介層上并排互聯(lián)，同時(shí)結(jié)合微凸點(diǎn)工藝以及 TSV 技術(shù)，構(gòu)建了比其他同類型組件容量多出兩倍且相當(dāng)于容量達(dá) 2000 萬門 ASIC 的可編程邏輯器件，實(shí)現(xiàn)了單顆 28 納米 FPGA 邏輯容量，超越了摩爾定律限制。賽靈思借助臺(tái)積電（TSMC）的 2.5D-TSV 轉(zhuǎn)接板技術(shù)平臺(tái)在 2011 年實(shí)現(xiàn)小批量供貨。

2019 年第三季 CoWoS 技術(shù)目前已經(jīng)擴(kuò)展至 7 納米，能夠在尺寸達(dá)二倍光罩大小的硅基板（Silicon Interposer）上異質(zhì)整合多顆 7 納米系統(tǒng)單晶片與第二代高頻寬存儲(chǔ)器（High Bandwidth Memory 2，HBM2）。

值得注意的是，在 VLSI Symposium 會(huì)上，臺(tái)積電展示了自己為高性能計(jì)算平臺(tái)設(shè)計(jì)的一顆名為“This”小芯片（Chiplet），采用 7 納米工藝，面積大小僅僅 27.28 平方毫米（4.4x6.2mm），采用 CoWos 封裝技術(shù)，雙芯片結(jié)構(gòu)，其一內(nèi)建 4 個(gè) Cortex A72 核心，另一內(nèi)建 6MiB 三級(jí)緩存。This 的標(biāo)稱最高主頻為 4GHz，實(shí)測達(dá)到了 4.2GHz（1.375V）。

芯思想研究院指出，真正引爆 CoWoS 的產(chǎn)品是人工智能（AI）芯片。2016 年，英偉達(dá)（Nvidia）推出首款采用 CoWoS 封裝的繪圖芯片 GP100，為全球 AI 熱潮拉開序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封裝；2017 年英特爾（Intel）的 Nervana 也不例外的交由臺(tái)積電代工，采用 CoWoS 封裝。因成本高昂而坐冷板凳多年 CoWoS 封測產(chǎn)能在 2017 年首度擴(kuò)充。目前 CoWoS 已經(jīng)獲得賽靈思（Xilinx）、英偉達(dá)（nVIDIA）、超微半導(dǎo)體（AMD）、富士通（Fujitsu）、谷歌（Google）等高端 HPC 芯片訂單。

2.2 InFO

扇出封裝最具代表性的是臺(tái)積電研發(fā)的 InFO 技術(shù)，InFO 帶動(dòng)了整個(gè)業(yè)界研發(fā)三維扇出堆疊技術(shù)的熱潮。

InFO 是將 CoWoS 結(jié)構(gòu)盡量簡化，最后出來一個(gè)無須硅中介層的精簡設(shè)計(jì)，可以讓芯片與芯片之間直接連結(jié)，減少厚度，成本也相對(duì)較 CoWoS 低廉，但又能夠有良好的表現(xiàn)，適用于追求性價(jià)比的移動(dòng)通信領(lǐng)域，在手機(jī)處理器封裝中，減低 30%的厚度，騰出寶貴的手機(jī)空間給電池或其他零件。這就是 2016 年首次開始在蘋果的 A10 處理器中采用 InFO 封裝，首度用在蘋果 iPhone 7 與 iPhone 7Plus 中。InFO 成為臺(tái)積電獨(dú)占蘋果 A 系列處理器訂單的關(guān)鍵。

臺(tái)積電 InFO 技術(shù)，通過將芯片埋入模塑料，以銅柱實(shí)現(xiàn)三維封裝互連。InFO 技術(shù)為蘋果 A10、A11、A12 處理器和存儲(chǔ)器的 PoP 封裝提供了新的封裝方案，拓展了 WL-FO 的應(yīng)用，讓 Fan-Out 技術(shù)成為行業(yè)熱點(diǎn)。

A11 處理器尺寸 10mm×8.7mm， 比 A10 處理器小 30%以上，塑封后表面 3 層布線，線寬 8μm，密度并不高，主要原因還是重構(gòu)模塑料圓片表面布線良率和可靠性問題。A11 處理器 InFO PoP 的封裝尺寸 13.9×14.8mm，與 A10 相比小 8%，厚度 790μm。臺(tái)積電 InFO 技術(shù)的成功得益于強(qiáng)大的研發(fā)能力和商業(yè)合作模式。推出 InFO 技術(shù)，是為了提供 AP 制造和封裝整體解決方案，即使在最初良率很低的情況下，臺(tái)積電也能持續(xù)進(jìn)行良率提升，這對(duì)封測廠來說是不可能的。

InFO 技術(shù)的巨大成功推動(dòng)制造業(yè)、封測業(yè)以及基板企業(yè)投入了大量人力物力開展三維扇出技術(shù)的創(chuàng)新研發(fā)。業(yè)界也發(fā)現(xiàn)，很多原本需要 2.5D TSV 轉(zhuǎn)接板封裝可以通過三維扇出來完成，解決了 TSV 轉(zhuǎn)接板成本太高，工藝太復(fù)雜的問題。

根據(jù)不同產(chǎn)品類別，臺(tái)積電的 InFO 技術(shù)發(fā)展也將隨之進(jìn)行調(diào)整，推出適用于 HPC（High Performance Computer）高效能運(yùn)算電腦的 InFO-oS（InFO_on substrate）、服務(wù)器及存儲(chǔ)器的 InFO-MS（InFO with Memory on Substrate），以及 5G 通訊天線封裝方面的 InFO-AiP（InFO Antennas in Packag）。

2018 年臺(tái)積電推出 InFO_oS 技術(shù)用于并排封裝兩個(gè)芯片，芯片與芯片之間的互連為 2um。芯片之間的間隙小于 70um；InFO_MS 和 InFO_oS 基本相同，但在 SoC 旁邊帶有 HBM（高帶寬內(nèi)存）。

2.3 SoIC

根據(jù) 2018 年 4 月臺(tái)積電在美國加州 Santa Clara 的 24 屆年度技術(shù)研討會(huì)上的說明，SoIC 是一種創(chuàng)新的多芯片堆疊技術(shù)，是一種將帶有 TSV 的芯片通過無凸點(diǎn)混合鍵合實(shí)現(xiàn)三維堆疊，可以交多個(gè)小芯片（Chiplet）整合成一個(gè)面積更小和輪廓更薄的系統(tǒng)單芯片。透過此項(xiàng)技術(shù)，7 納米、5 納米甚至 3 納米的先進(jìn)系統(tǒng)單芯片能夠與多階層、多功能芯片整合，可實(shí)現(xiàn)高速、高頻、低功耗、高間距密度、最小占用空間的異質(zhì)三維集成電路。

SoIC 技術(shù)的出現(xiàn)表明未來的芯片能在接近相同的體積里，增加雙倍以上的性能。這意味著 SoIC 技術(shù)可望進(jìn)一步突破單一芯片運(yùn)行效能，更可以持續(xù)維持摩爾定律。

據(jù)悉 SoIC 根植于臺(tái)積電的 CoWoS 與多晶圓堆疊（WoW，Wafer-on-Wafer）封裝，SoIC 特別倚重于 CoW（Chip-on-wafer）設(shè)計(jì)，如此一來，對(duì)于芯片業(yè)者來說，采用的 IP 都已經(jīng)認(rèn)證過一輪，生產(chǎn)上可以更成熟，良率也可以提升，也可以導(dǎo)入存儲(chǔ)器芯片應(yīng)用。

更重要的是，SoIC 能對(duì) 10 納米或以下的制程進(jìn)行晶圓級(jí)的鍵合技術(shù)，這將有助于臺(tái)積電強(qiáng)化先進(jìn)工藝制程的競爭力。

2019 年年報(bào)顯示，臺(tái)積電已完成 SoIC 制程認(rèn)證，開發(fā)出微米級(jí)接合間距（bonding pitch）制程，并獲得極高的電性良率與可靠度數(shù)據(jù)，具備為任何潛在客戶用生產(chǎn)的能力。而此前在 2018 年 10 月的第三季法說會(huì)上，臺(tái)積電給出了明確量產(chǎn)的時(shí)間，2021 年 SoIC 技術(shù)就將進(jìn)行量產(chǎn)。

2.4 互連技術(shù)

臺(tái)積電開發(fā)了 LIPINCON 互連技術(shù)，針腳速度會(huì)達(dá)到 8Gbps，Shoreline 帶寬密度每平方毫米可以達(dá)到 67Gbps，Areal 帶寬密度每平方毫米可達(dá) 198 GBps，物理層的能耗效率是 0.56pJ/b。

英特爾臺(tái)積電

2.5D 封裝EMIBCoWoS

3D 封裝FoverosInFo

2.5D/3D 混合封裝Co-EMIB

接口技術(shù)AIB、MDIOLIPINCON

英特爾、臺(tái)積電封裝技術(shù)對(duì)比

四、英特爾自我放飛

2018 年，英特爾提出了六大技術(shù)支柱，包括先進(jìn)的工藝制程和封裝、可加速人工智能和圖形等專門任務(wù)的新架構(gòu)、超高速內(nèi)存、超微互連、以及為開發(fā)者統(tǒng)一和簡化基于英特爾計(jì)算路線圖進(jìn)行編程的通用軟件、嵌入式安全功能。

2020 年 8 月 13 日，英特爾架構(gòu)日（architecture day）上，我們看到了英特爾在六大技術(shù)支柱方面的進(jìn)展，總算給大家?guī)砹艘唤z春風(fēng)。

英特爾在制程工藝和封裝方面推出了 10 納米 SuperFin 技術(shù)和基于分解設(shè)計(jì)理論的“可配置”封裝技術(shù)，以及“混合結(jié)合（Hybrid bonding）”封裝技術(shù)；在架構(gòu)方面首次介紹了可實(shí)現(xiàn)全擴(kuò)展的 Xe 圖形架構(gòu)，并推出了 Willow Cove 微架構(gòu)和用于移動(dòng)客戶端的 Tiger Lake SoC 架構(gòu)。

那么我們來看看英特爾在工藝制程和封裝方面有些什么變化。

首先看制程工藝方面。作為最早進(jìn)入量產(chǎn)階段 FinFET 的廠商，經(jīng)過 20 年對(duì) FinFET 晶體管技術(shù)的研究，英特爾重新定義 FinFET 技術(shù)，推出 10 納米 SuperFin，實(shí)現(xiàn)了增強(qiáng)型 FinFET 晶體管與 Super MIM（Metal-Insulator-Metal）電容器的結(jié)合，實(shí)現(xiàn)其歷史上最強(qiáng)大的單節(jié)點(diǎn)內(nèi)性能增強(qiáng)，帶來的性能提升可與完全節(jié)點(diǎn)轉(zhuǎn)換相媲美。

SuperFin 技術(shù)能夠提供增強(qiáng)的外延源極 / 漏極、改進(jìn)的柵極工藝和額外的柵極間距，并通過以下方式實(shí)現(xiàn)更高的性能：增強(qiáng)源極和漏極上晶體結(jié)構(gòu)的外延長度，從而增加應(yīng)變并減小電阻，以允許更多電流通過通道改進(jìn)柵極工藝以實(shí)現(xiàn)更高的通道遷移率，從而使電荷載流子更快地移動(dòng)提供額外的柵極間距選項(xiàng)可為需要最高性能的芯片功能提供更高的驅(qū)動(dòng)電流使用新型薄壁阻隔將過孔電阻降低了 30％，從而提升了互連性能表現(xiàn)與行業(yè)標(biāo)準(zhǔn)相比，在同等的占位面積內(nèi)電容增加了 5 倍，從而減少了電壓下降，顯著提高了產(chǎn)品性能。

英特爾稱，該技術(shù)由一類新型的“高 K”（ Hi-K）電介質(zhì)材料實(shí)現(xiàn)，該材料可以堆疊在厚度僅為幾埃厚的超薄層中，從而形成重復(fù)的“超晶格”結(jié)構(gòu)。這是一項(xiàng)行業(yè)內(nèi)領(lǐng)先的技術(shù)，領(lǐng)先于其他芯片制造商的現(xiàn)有能力。10nm SuperFin 技術(shù)將運(yùn)用于代號(hào)為“ Tiger Lake”的英特爾下一代移動(dòng)處理器中，OEM 的產(chǎn)品將在假日季上市。

其次看封裝方面。首先英特爾改變從 1980 年由當(dāng)時(shí)任公司顧問、加州理工（California Institute of Technology，Caltech）教授 Carver Mead 和施樂公司琳·康維（Lynn Conway）提出的 IP/SOC 設(shè)計(jì)方法，提出“分解設(shè)計(jì)”理論。

如同芯粒（Chiplet）一樣，英特爾將整顆 SOC 芯片分解成無數(shù)顆小芯片，用最適合的制造工藝生產(chǎn)每顆小芯片，簽過 2.5D 封裝 EMIB 和 3D 封裝 Foveros 方法，以搭“積木”方式實(shí)現(xiàn)小芯片自由搭配，滿足不同應(yīng)用場景的需求。

英特爾認(rèn)為，通過“分解設(shè)計(jì)”方法可以大幅增加 IP 復(fù)用，而且可以指數(shù)級(jí)降低錯(cuò)誤（bug）。

第二，英特爾改變傳統(tǒng)的“熱壓鍵合（thermocompression bonding）”技術(shù)，使用“混合鍵合（Hybrid bonding）”技術(shù)，英特爾認(rèn)為能夠加速實(shí)現(xiàn) 10 微米及以下的凸點(diǎn)間距，提供更高的互連密度、帶寬和更低的功率。

五、結(jié)語

正如《紐約時(shí)報(bào) New York Times》所說，英特爾的一些障礙也源于其在行業(yè)中的主導(dǎo)地位。直到最近，英特爾或多或少還是在統(tǒng)治著市場，并決定了計(jì)算機(jī)制造商何時(shí)升級(jí)其產(chǎn)品。但是，隨著英特爾現(xiàn)在瞄準(zhǔn)其他市場，而 AMD 再次展開戰(zhàn)斗，英特爾必須做出一些改變。（Some of Intel’s obstacles also stem from the dominant position it held in the industry. Up until just recently， Intel more or less ruled the roost and dictated when computer makers would upgrade their products. But with Intel now targeting additional markets and AMD once again putting up a fight， Intel is having to make some changes.）

如果英特爾在設(shè)計(jì)、架構(gòu)和工藝三者之間找好了平衡點(diǎn)，讓三個(gè)部門之間銜接更順利，再加上透過在臺(tái)積電代工，可以延緩一下制程帶來的壓力；透過這個(gè)時(shí)間窗口，加速六大技術(shù)支柱的研發(fā)，也許會(huì)給世界半導(dǎo)體帶來一絲改變。

以 IDM 模式運(yùn)營的英特爾不一定需要和以代工模式運(yùn)營的臺(tái)積電去比拼工藝，因?yàn)榕_(tái)積電不是英特爾的真實(shí)對(duì)手，只要透過六大技術(shù)支柱的巧妙組合，去迎戰(zhàn)真實(shí)對(duì)手即可。打敗對(duì)手就贏得天下！

在英特爾和臺(tái)積電分別推出 3D 封裝技術(shù) Foveros 和 SOIC 后，以“打醬油”著稱的三星電子日前也緊急披露 3D 封裝 X-Cube，全球 3D 封裝大戰(zhàn)一觸即發(fā)。

未來微縮世界是工藝制程和 3D 封裝的完美組合！
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