CoWoS封裝技術(shù)

CoWoS背景

“封測(cè)廠已經(jīng)跟不上晶圓代工的腳步了，摩爾定律都開始告急了，我們與其在里面干著急，不如做到外面去”，2011年，臺(tái)積電的余振華面對(duì)媒體如是說(shuō)。2011年，臺(tái)積電宣布將會(huì)做先進(jìn)封裝。經(jīng)過(guò)兩年時(shí)間，臺(tái)積電開發(fā)出了CoWoS技術(shù)。但由于價(jià)格昂貴，只有Xilinx使用，為了拿下蘋果這個(gè)客戶，臺(tái)積電開發(fā)出了一種精簡(jiǎn)的設(shè)計(jì)，能夠?qū)oWoS結(jié)構(gòu)盡量簡(jiǎn)化，并且價(jià)格壓到原來(lái)的五分之一。這個(gè)技術(shù)就是后來(lái)的InFO技術(shù)。

自此，臺(tái)積電的先進(jìn)封裝分成了兩部分，更為經(jīng)濟(jì)的InFO封裝技術(shù)，成為收集客戶采用的首選，這也是臺(tái)積電拿下蘋果這個(gè)客戶的原因。而專注于高階客戶市場(chǎng)的CoWoS技術(shù)也因?yàn)?a href="http://m.makelele.cn/v/tag/150/" target="_blank">人工智能的發(fā)展，得到進(jìn)一步發(fā)展與應(yīng)用。
2012年臺(tái)積電在與賽靈思合作推出Virtex-7 HT系列FPGA的過(guò)程中（由4顆28nm FPGA芯片并排安裝在硅中介層）便開發(fā)了TSV、μBump及RDL技術(shù)，并將這一系列技術(shù)命名為CoWoS（Chip-on-Wafer-on-Substrate）[3]。隨后公司研發(fā)出InFO封裝，大幅降低了封裝體積[4]。2018年，臺(tái)積電又公布了系統(tǒng)整合單芯片（SoIC）技術(shù)，標(biāo)志著臺(tái)積電已具備直接為客戶生產(chǎn)3DIC的能力。

CoWoS技術(shù)

CoWoS 技術(shù)概念，簡(jiǎn)單來(lái)說(shuō)是先將半導(dǎo)體芯片（像是處理器、記憶體等），一同放在硅中介層上，再透過(guò)Chip on Wafer（CoW）的封裝制程連接至底層基板上。換言之，也就是先將芯片通過(guò)Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW 芯片與基板連接，整合成CoWoS；利用這種封裝模式，使得多顆芯片可以封裝到一起，透過(guò)Si Interposer 互聯(lián)，達(dá)到了封裝體積小，功耗低，引腳少的效果。

2.5D封裝：所謂的2.5D 封裝，主要的概念是將處理器、記憶體或是其他的芯片，并列排在硅中介板（Silicon Interposer）上，先經(jīng)由微凸塊（Micro Bump）連結(jié)，讓硅中介板之內(nèi)金屬線可連接不同芯片的電子訊號(hào)；接著再透過(guò)硅穿孔（TSV）來(lái)連結(jié)下方的金屬凸塊（Solder Bump），再經(jīng)由導(dǎo)線載板連結(jié)外部金屬球，實(shí)現(xiàn)芯片、芯片與封裝基板之間更緊密的互連。

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· RDL(Redistributionlayer，再分布層)：在晶圓水平上，觸點(diǎn)再分布可以很高效的進(jìn)行。再分布層用于使連線路徑重新規(guī)劃，落到我們希望的區(qū)域，也可以獲得更高的觸點(diǎn)密度。再分布的過(guò)程，實(shí)際上是在原本的晶圓上又加了一層或幾層。首先淀積的是一層電介質(zhì)用于隔離，接著我們會(huì)使原本的觸點(diǎn)裸露，再淀積新的金屬層來(lái)實(shí)現(xiàn)重新布局布線。UBM在這里會(huì)被用到，作用是支撐焊錫球或者其他材料的接觸球。

· 中介層(Interposer)：指的是焊錫球和晶粒之間導(dǎo)電層。它的作用是擴(kuò)大連接面，使一個(gè)連接改線到我們想要的地方。與再分布層作用類似。

· TIM:熱界面材料 （hermal interface material：TIM） 薄膜通常包含在高級(jí)封裝中，以幫助降低從有源die到周圍環(huán)境的總熱阻。（對(duì)于非常高功率的器件，通常應(yīng)用兩層 TIM 材料層——die和封裝蓋之間的內(nèi)層以及封裝和散熱器之間的一層。）

CoWoS（Chip On Wafer On Substrate）是一種2.5D的整合生產(chǎn)技術(shù)，先將芯片通過(guò)Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW芯片與基板（Substrate）連接，整合成CoWoS。

CoWoS process Flow如下：

先將芯片通過(guò)Si interposer與下面的wafer堆疊在一起，其中連接部分叫ubump，是一對(duì)Cu piller中間焊Solder，填入underfill保護(hù)芯片與連接的結(jié)構(gòu)

將芯片連接在載板上，然后進(jìn)行CMP將Si interposer減薄，接著加入RDL與Solder ball。

將wafer從載板上轉(zhuǎn)移到膠帶上，切割wafer，將芯片從膠帶上取下來(lái)倒置安裝在基板上。

最后加上保護(hù)結(jié)構(gòu)并使用熱界面金屬（TIM）填充保護(hù)蓋與芯片中間的空隙。

CoWoS封裝結(jié)構(gòu)簡(jiǎn)圖

CoWoS封裝技術(shù)發(fā)展
（1）CoWoS—S
CoWoS平臺(tái)為高性能計(jì)算應(yīng)用提供了同類最佳的性能和最高的集成密度。這種晶圓級(jí)系統(tǒng)集成平臺(tái)提供了廣泛的內(nèi)插器尺寸、HBM立方體數(shù)量和封裝尺寸。它可以實(shí)現(xiàn)比2倍掩模版尺寸(或約1，700mm2)更大的內(nèi)插器，將領(lǐng)先的SoC芯片與四個(gè)以上的HBM2/HBM2E立方體集成在一起。

CoWoS—R

CoWoS-R是CoWoS高級(jí)封裝家族的一員，利用InFO技術(shù)利用RDL內(nèi)插器并服務(wù)于小芯片之間的互連，尤其是在HBM(高帶寬存儲(chǔ)器)和SoC異構(gòu)集成方面。RDL內(nèi)插器由聚合物和銅跡線組成，在機(jī)械上相對(duì)靈活。這種靈活性增強(qiáng)了C4關(guān)節(jié)的完整性，并允許新的封裝可以擴(kuò)大其規(guī)模，以滿足更復(fù)雜的功能需求。

CoWoS-R技術(shù)的主要特點(diǎn)包括:

1.RDL內(nèi)插器最多由6L銅層組成，用于最小布線。間距為4微米(2微米線寬/間距)。

2.RDL互連提供了良好的信號(hào)和電源完整性性能，路由線路的RC值更低，以實(shí)現(xiàn)高傳輸數(shù)據(jù)速率。帶有六個(gè)RDL互連的共面GSGSG和層間接地屏蔽提供了出色的電氣性能。

3.由于SoC和相應(yīng)襯底之間的CTE失配，RDL層和C4/UF層提供了良好的緩沖效果。C4凸起使應(yīng)變能密度大大降低。

CoWoS—L

CoWoS-L作為CoWoS平臺(tái)中的最后一個(gè)芯片級(jí)封裝之一，結(jié)合了CoWoS-S和InFO技術(shù)的優(yōu)點(diǎn)，使用內(nèi)插器與LSI (Local Silicon Interconnect)芯片提供了最靈活的集成，用于管芯到管芯的互連，RDL層用于功率和信號(hào)傳遞。該產(chǎn)品從1.5倍掩模版插入器尺寸開始，具有1倍SoC+4倍HBM立方體，并將進(jìn)一步擴(kuò)展外殼至更大尺寸，以集成更多芯片。

CoWoS-L服務(wù)的主要特點(diǎn)包括:

1.大規(guī)模集成電路芯片，用于通過(guò)多層亞微米銅線實(shí)現(xiàn)高布線密度的管芯間互連。大規(guī)模集成電路芯片可以在每個(gè)產(chǎn)品中采用多種連接架構(gòu)(例如，SoC到SoC、SoC到小芯片、SoC到HBM等)，也可以在多個(gè)產(chǎn)品中重復(fù)使用。相應(yīng)的金屬類型、層數(shù)和間距與CoWoS-S的產(chǎn)品一致

2.基于模制的內(nèi)插器在正面和背面都具有寬間距的RDL層，并且用于信號(hào)和功率傳輸?shù)腡IV(直通內(nèi)插器通路)在高速傳輸中提供了低損耗的高頻信號(hào)。

3.能夠在片上系統(tǒng)芯片的正下方集成額外的元件，例如獨(dú)立的IPD(集成無(wú)源器件)，以更好的PI/SI支持其信號(hào)通信。

芯片的布局設(shè)計(jì)，遂成為延續(xù)摩爾定律的新解方，異構(gòu)整合（Heterogeneous Integration Design Architecture System，HIDAS）概念便應(yīng)運(yùn)而生，同時(shí)成為IC 芯片的創(chuàng)新動(dòng)能。

所謂的異構(gòu)整合，廣義而言，就是將兩種不同的芯片，例如記憶體＋邏輯芯片、光電＋電子元件等，透過(guò)封裝、3D 堆疊等技術(shù)整合在一起。換句話說(shuō)，將兩種不同制程、不同性質(zhì)的芯片整合在一起，都可稱為是異構(gòu)整合。

圖 CoWoS 封裝技術(shù)的路線圖

相比第三代技術(shù)，第五代CoWoS-S的晶體管數(shù)量將增加20倍，中介層面積也會(huì)提升3倍。第五代封裝技術(shù)還將封裝8個(gè)128G的HBM2e內(nèi)存和2顆大型SoC內(nèi)核。

2010 年開始 2.5D Interposer 的研發(fā)，2011 年推出 2.5D Interposer 技術(shù) CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 納米工藝，線寬可以達(dá)到 0.25μm，實(shí)現(xiàn) 4 層布線，為 FPGA、GPU 等高性能產(chǎn)品的集成提供解決方案。

真正引爆 CoWoS 的產(chǎn)品是人工智能（AI）芯片。2016 年，英偉達(dá)（Nvidia）推出首款采用 CoWoS 封裝的繪圖芯片 GP100，為全球 AI 熱潮拉開序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封裝；2017 年英特爾（Intel）的 Nervana 也不例外的交由臺(tái)積電代工，采用 CoWoS 封裝。因成本高昂而坐冷板凳多年 CoWoS 封測(cè)產(chǎn)能在 2017 年首度擴(kuò)充。

4、3D Fabric

去年，臺(tái)積電將他們的 2.5D 和 3D 封裝產(chǎn)品合并為一個(gè)單一的、全面的品牌3DFabric。

其中，2.5D封裝技術(shù)CoWoS可分為 CoWoS 和 InFO 系列。臺(tái)積電的3D封裝技術(shù)則是SoIC。

據(jù)臺(tái)積電介紹，公司的3D 封裝與 SoIC 平臺(tái)相關(guān)聯(lián)，該平臺(tái)使用堆疊芯片和直接焊盤鍵合，面對(duì)面或面對(duì)背方向 -表示為 SoIC 晶圓上芯片（chip on wafer）。硅通孔（TSV） 通過(guò) 3D 堆棧中的die提供連接。

編輯：黃飛

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