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　　半導(dǎo)體產(chǎn)業(yè)未來(lái)將不再由硅材料主導(dǎo)。為緊跟摩爾定律（Moore’s Law）發(fā)展腳步，全球整合元件制造商（IDM）一哥--英特爾（Intel）已在2012年開(kāi)發(fā)者大會(huì)中，揭露其未來(lái)在14、7納米（nm）以下制程的技術(shù)藍(lán)圖；除將于2013年底展開(kāi)14納米制程試產(chǎn)外，并可望在電晶體通道中率先導(dǎo)入鍺（Ge）或三五族（III-V）元素，進(jìn)一步替代主宰互補(bǔ)式金屬氧化物半導(dǎo)體（CMOS）制程很長(zhǎng)一段時(shí)間的硅材料，掀動(dòng)半導(dǎo)體產(chǎn)業(yè)新一波革命。

　　半導(dǎo)體制程材料換血10納米改用鍺/III-V

　　晶圓磊晶層（Epitaxy Layer）普遍采用的硅材料，在邁入10納米技術(shù)節(jié)點(diǎn)后，將面臨物理極限，使制程微縮效益降低，因此半導(dǎo)體大廠已相繼投入研發(fā)更穩(wěn)定、高效率的替代材料。其中，鍺和三五族元素可有效改善電晶體通道的電子遷移率，提升晶片效能與省電效益，已被視為產(chǎn)業(yè)明日之星。

　　應(yīng)用材料（Applied Materials）半導(dǎo)體事業(yè)群Epitaxy KPU全球產(chǎn)品經(jīng)理Saurabh Chopra表示，半導(dǎo)體產(chǎn)業(yè)界多年前開(kāi)始即已積極替代材料研發(fā)已進(jìn)行多年，包括英特爾、臺(tái)積電、三星（Samsung）和格羅方德（GLOBALFOUNDRIES）均在奮力微縮制程之際，同步展開(kāi)新磊晶層材料測(cè)試，以改良電晶體通道設(shè)計(jì)，更進(jìn)一步達(dá)到晶片省電、高效能目的。

　　事實(shí)上，大多晶圓代工廠邁入65納米制程后，就開(kāi)始在正型（P-type）或負(fù)型（N-type）半導(dǎo)體磊晶層中的電晶體源極（Source）、汲極（Drain）兩端添加硅鍺（SiGe）化合物，以硅鍺的低能隙寬特性降低電阻，并借重體積較大的鍺擴(kuò)張或擠壓電晶體通道，進(jìn)而強(qiáng)化電洞遷移率（Hole Mobility）和電子遷移率（Electron Mobility）。如此一來(lái)，電晶體即可在更低電壓下快速驅(qū)動(dòng)，并減少漏電流。

　　Chopra認(rèn)為，下一階段的半導(dǎo)體材料技術(shù)演進(jìn)，鍺將直接取代硅在磊晶層上的地位，成為新世代P型半導(dǎo)體中的電晶體通道材料；至于N型半導(dǎo)體則將導(dǎo)入砷化鎵（GaAs）、砷化銦（InAs）和銻化銦（InSb）等三五族元素（圖1）。不過(guò)，相關(guān)業(yè)者投入制程技術(shù)、設(shè)備轉(zhuǎn)換需一定時(shí)間及成本，且對(duì)新材料特性掌握度還不到位，預(yù)計(jì)要到10納米或7納米以下制程，才會(huì)擴(kuò)大導(dǎo)入鍺、三五族元素等非硅方案。

　　圖1 鍺和三五族元素的物理表現(xiàn)均較硅出色，可望成為下世代的半導(dǎo)體主要材料。

　　Chopra分析，當(dāng)半導(dǎo)體制程推進(jìn)至28、20納米后，電晶體密度雖持續(xù)向上提升，但受限于硅材料本身的物理特性，晶片效能和電源效率的提升比例已一代不如一代；此時(shí)，直接替換電晶體通道材料將是較有效率的方式之一，有助讓半導(dǎo)體制程微縮的效果加乘。

　　卡位10nm世代　臺(tái)商搶布新制程/設(shè)備

　　為在10納米的后硅時(shí)代搶占一席之地，臺(tái)積電與漢辰也針對(duì)未來(lái)可望取代硅的鍺和三五族元素，分頭投入發(fā)展新的晶圓制程，以及離子布植（Ion Implant）設(shè)備，期能在下一個(gè)半導(dǎo)體世代中，繼續(xù)站穩(wěn)市場(chǎng)。

　　工研院IEK系統(tǒng)IC與制程研究員蕭凱木表示，10納米以下先進(jìn)制程發(fā)展正面臨材料與設(shè)備革新的雙重問(wèn)題。儘管多數(shù)業(yè)者均看好鍺或三五族元素，可有效改善電晶體通道的電子和電洞遷移率，加速10納米制程成形；然而，新材料卻也引發(fā)更復(fù)雜的半導(dǎo)體摻雜（Doping）技術(shù)、工具需求，因而帶動(dòng)英特爾、IBM、臺(tái)積電，以及半導(dǎo)體設(shè)備廠加緊研究新制程與設(shè)備。

　　其中，臺(tái)積電近來(lái)積極卡位，不僅已加入由國(guó)家實(shí)驗(yàn)研究院主導(dǎo)的納米元件創(chuàng)新產(chǎn)學(xué)聯(lián)盟，擴(kuò)大10納米以下制程技術(shù)的產(chǎn)學(xué)合作；更密集部署高介電係數(shù)的晶圓閘極氧化層材料，以期在電晶體線寬微縮及通道材料換新后，同步提升閘極控制能力，降低晶片整體耗電量。

　　蕭凱木更強(qiáng)調(diào)，隨著10納米制程導(dǎo)入新材料，并轉(zhuǎn)向鰭式電晶體（FinFET）的立體結(jié)構(gòu)，更將影響晶圓制程順序大挪移，因此，臺(tái)積電目前也已開(kāi)始研擬新的晶圓生產(chǎn)流程。

　　此外，鍺和三五族元素能隙較小，雖可提升電晶體的電子移動(dòng)速度與能源效率，但相對(duì)也造成較差的阻斷狀態(tài)（Off-state）效能，容易導(dǎo)致漏電流情形。對(duì)此，蕭凱木指出，未來(lái)半導(dǎo)體業(yè)者須改良摻雜制程，取得新材料比例平衡點(diǎn)，才能真正體現(xiàn)其應(yīng)用價(jià)值；現(xiàn)階段，臺(tái)商漢辰正全速開(kāi)發(fā)10納米以下制程的離子布植設(shè)備，可望搭配新材料達(dá)成電晶體源極、汲極與通道最佳化設(shè)計(jì)。

　　事實(shí)上，行動(dòng)裝置輕薄、低功耗設(shè)計(jì)需求，已加快晶片制程與設(shè)計(jì)架構(gòu)演進(jìn)腳步，因此，不僅晶圓廠須因應(yīng)先進(jìn)制程發(fā)展而改良電晶體材料，封測(cè)業(yè)者也亟須配合新的三維晶片（3D IC）設(shè)計(jì)架構(gòu)，研擬更合適的封裝及散熱設(shè)計(jì)方案。

　　蕭凱木認(rèn)為，由于10納米以下制程仍需要好幾年的時(shí)間發(fā)展，所以對(duì)半導(dǎo)體設(shè)備商、晶圓及封測(cè)廠各段供應(yīng)鏈業(yè)者而言，今年能否順利推動(dòng)3D IC商用才是刺激營(yíng)收成長(zhǎng)的關(guān)鍵。

　　邁開(kāi)3D IC量產(chǎn)腳步　半導(dǎo)體廠猛攻覆晶封裝

　　由于3D IC須導(dǎo)入晶圓硅穿孔（TSV）、堆疊制程，以及新的立體結(jié)構(gòu)封測(cè)方法，因此，除臺(tái)積電近來(lái)持續(xù)擴(kuò)充旗下CoWoS（Chip on Wafer on Substrate）制程服務(wù)的封測(cè)技術(shù)和合作伙伴，以加速布建3D IC一條龍生產(chǎn)線外；設(shè)備廠科磊（KLA-Tencor）也從2012下半年開(kāi)始，就積極在國(guó)際研討會(huì)或展會(huì)中提出新的晶圓缺陷檢測(cè)概念與實(shí)際操作的解決方案。

　　不僅如此，其他半導(dǎo)體設(shè)備、封測(cè)廠今年也將擴(kuò)大研發(fā)支出，強(qiáng)攻高階覆晶（Flip Chip）封裝解決方案，并改革相關(guān)技術(shù)、材料，期加速實(shí)現(xiàn)3D IC商用。

　　應(yīng)用材料半導(dǎo)體事業(yè)群金屬沉積產(chǎn)品全球產(chǎn)品經(jīng)理歐岳生表示，以往半導(dǎo)體封裝技術(shù)的重要性不如制程演進(jìn)，然而，隨著晶片設(shè)計(jì)益趨復(fù)雜，所搭配的封裝制程難度也同步提高；尤其步入2.5D/3D IC時(shí)代后，晶圓代工及封測(cè)業(yè)者為讓晶片在不影響占位空間的前提下，順利向上堆疊并協(xié)同運(yùn)作，第一步就是要導(dǎo)入先進(jìn)晶圓級(jí)封裝（WLP）、覆晶封裝技術(shù)，以打造優(yōu)良的錫球下層金屬（Under Bump Metallurgy， UBM）并鞏固3D IC底層結(jié)構(gòu)。

　　歐岳生指出，目前半導(dǎo)體產(chǎn)業(yè)陷入將3D IC與硅穿孔劃上等號(hào)的迷思，認(rèn)為只要該技術(shù)完備就能量產(chǎn)3D IC；但實(shí)際上，開(kāi)發(fā)3D IC包含許多道工序，首先晶圓代工業(yè)者須完成晶圓薄化，并以硅穿孔制程鑿穿晶圓進(jìn)行堆疊，后續(xù)則須借重封測(cè)廠導(dǎo)入高階覆晶封裝，讓銅柱（Pillar）、晶圓錫球（Bump）在更小的晶圓開(kāi)孔中接合，并克服薄晶圓可靠度、應(yīng)力和低介電材料損壞（Low K Damage）等問(wèn)題，才能順利將產(chǎn)品推向市場(chǎng)。

　　由此可見(jiàn)，晶片封裝技術(shù)之于3D IC制造，重要程度并不遜于硅穿孔制程，并將成為實(shí)現(xiàn)3D IC的臨門(mén)一腳。歐岳生也透露，應(yīng)用材料正攜手***一線封測(cè)業(yè)者，透過(guò)其在新加坡設(shè)立的先進(jìn)封裝技術(shù)中心，積極提升半導(dǎo)體覆晶技術(shù)能量；同時(shí)也致力改良化學(xué)氣相沉積（CVD）、物理氣相沉積（PVD）等應(yīng)用設(shè)備，將協(xié)助半導(dǎo)體制造商布局高階制程與覆晶封裝方案。

　　與此同時(shí)，因應(yīng)薄晶圓制程在高溫貼合或剝離聚合物（Polymer）時(shí)，常面臨彎曲、不均勻等問(wèn)題，應(yīng)用材料也快馬加鞭研發(fā)新一代低溫聚合物材料，以提高薄晶圓的可靠度與穩(wěn)定性，避免讓高溫制程影響最終晶片的品質(zhì)。

　　據(jù)市場(chǎng)研究機(jī)構(gòu)Prismark調(diào)查報(bào)告指出，高階覆晶封裝產(chǎn)值可望從2011年的97億2，000萬(wàn)美元成長(zhǎng)到2016年的157億7，000萬(wàn)美元?，F(xiàn)階段，包括日月光、艾克爾（Amkor）、硅品、星科金朋（STATS ChipPAC），以及力成等全球前五大封測(cè)廠，均開(kāi)始沖刺高階覆晶封裝產(chǎn)能，且紛紛宣稱在2013年將再擴(kuò)大資本支出，卡位28、20納米，以及3D IC封裝市場(chǎng)商機(jī)。