突破極限，還是根本沒有物理限制？

編譯來源：semiengineering

內(nèi)存供應商正在競相為 3D NAND 添加更多層，數(shù)據(jù)爆炸以及對更大容量固態(tài)驅(qū)動器和更快訪問時間的需求推動了3D NAND市場的競爭。

美光已經(jīng)在完成 232 層 NAND 的訂單，而且不甘示弱，SK 海力士宣布將于明年上半年開始量產(chǎn) 238 層 512Gb 三層單元 (TLC) 4D NAND?；蛟S更重要的是，芯片制造商私下表示，他們將利用行業(yè)學習為目前正在開發(fā)的 3D-IC 堆疊 NAND。

西門子 EDA技術產(chǎn)品經(jīng)理 Ben Whitehead 表示：“處理器的摩爾定律在過去幾年中可以說一直滯后，但對于 NAND 閃存來說，摩爾定律仍然存在并且很好??！?“這是一件好事，因為現(xiàn)代計算和網(wǎng)絡對快速存儲有著無法滿足的需求。”

SK 海力士于 2018 年推出了 96 層 NAND 的 4D 命名法。盡管有這個名字，但該公司并未在四維空間中創(chuàng)建其產(chǎn)品或模仿 tesseract 立方體。但這個詞也不完全是營銷噱頭，它是 3D 架構(gòu)變體的商品名。

“對于 DRAM，大約需要 10 或 15 年的研發(fā)才能取得成果，但對于 3D NAND，發(fā)展速度非?？?。當你想到通常的開發(fā)速度時，你會感到驚訝，”新思科技研發(fā)總監(jiān)林西偉說?！俺思夹g本身，它還是一款殺手級應用。蘋果是第一個放入閃存來存儲數(shù)據(jù)的。今天，我們買 iPhone 還是看內(nèi)存有多少，而且都是閃存。從那里開始，大數(shù)據(jù)、人工智能和分析需要高性能計算。閃存正在填補硬盤驅(qū)動器和 RAM 內(nèi)存之間的這一關鍵延遲差距。由于功耗、外形尺寸和密度成本，你可以看到應用程序，尤其是在數(shù)據(jù)中心、分析和游戲領域?！?/p>

演變與革命

回顧 2D NAND，它具有平面架構(gòu)，浮柵 (FG) 和外圍電路彼此相鄰。2007 年，隨著 2D NAND 達到其規(guī)模極限，東芝提出了 3D NAND 結(jié)構(gòu)。

三星在 2013 年率先推出了其所謂的“V-NAND”。

3D 設計引入了多晶硅和二氧化硅的交替層，并將浮柵交換為電荷陷阱閃存 (CTF)。這些區(qū)別既有技術上的，也有經(jīng)濟上的。FG 將存儲器存儲在導電層中，而 CTF 將電荷“捕獲”在電介質(zhì)層中。由于制造成本降低，CTF 設計很快成為首選，但肯定不是唯一的。

IBM 研究員 Roman Pletka 指出：“盡管所有制造商都轉(zhuǎn)向電荷陷阱單元架構(gòu)，但我預計傳統(tǒng)的浮柵單元在未來仍將發(fā)揮不可忽視的作用，尤其是對于容量或保留敏感的用例。”

海力士表示，盡管有摩天大樓式堆疊的創(chuàng)新，但第一代 3D NAND 設計將外圍電路保留在一邊。

最終，3D NAND 供應商將外圍電路移至 CTF 之下。在 SK 海力士的術語中，它現(xiàn)在是 Periphery Under Cell (PUC) 層。一方面，說“4D NAND”比 CTF/PUC NAND 更短更酷。另一方面，最終這是 3D NAND 的另一種變體，每單位的單元面積更小。用于更小尺寸的類似設計有不同的商品名稱，例如美光的 CMOS under Array (CuA)。

圖 1：SK 海力士對 4D NAND 的解釋。 來源：SK 海力士全球新聞編輯室。

圖 2：外圍電路是 4D NAND 的底層。

來源：SK 海力士全球新聞編輯室。

美光本身在 2022 年 7 月下旬宣布了 232 層 NAND，該產(chǎn)品正在生產(chǎn)中，從而獲得了宣傳的權利。根據(jù)該公司的新聞稿，美光表示，其 232 層 NAND 是存儲創(chuàng)新的分水嶺，首次證明了在生產(chǎn)中將 3D NAND 擴展到 200 層以上的能力。

“添加這些層的主要作用是增加容量，因為每個人都在尋找更多的 SSD 容量，”Cadence產(chǎn)品營銷集團總監(jiān) Marc Greenberg 說?！耙虼?，添加更多層基本上意味著可以在單一封裝中存儲更多千兆字節(jié)，并在單一類型的多層 3D NAND 組件上進行存儲。添加所有這些層及其背后的技術是一種容量游戲。”

美光還聲稱擁有業(yè)界最快的 NAND I/O 速度 2.4 Gbps，與上一代相比，寫入帶寬提高了 100%，每個芯片的讀取帶寬提高了 75% 以上。此外，232 層 NAND 包含六平面 TLC 生產(chǎn) NAND，美光表示這是所有 TLC 閃存中每個芯片最多的平面，并且能夠在每個平面上獨立讀取能力。

據(jù)行業(yè)分析師稱，這可能是該公告中最令人印象深刻的部分。由于有六個平面，這個芯片可以表現(xiàn)得好像它是六個不同的芯片。

圖 3：美光的 232 層 NAND。來源：美光

中國的公司在232 層 3D NAND 模塊好像也有進展。

制造：優(yōu)勢與挑戰(zhàn)

在去年的 IEEE IEDM 論壇上，三星的 Kinam Kim 發(fā)表了一個主題演講，他預測到 2030 年將有 1000 層閃存。這聽起來可能令人頭暈目眩，但這并不是完全的科幻小說?！芭c NAND 閃存的歷史趨勢線相比，這已經(jīng)放緩了，”imec 存儲存儲器項目總監(jiān) Maarten Rosmeulen 說。“如果你看看其他公司，比如美光或西部數(shù)據(jù)，他們在公開聲明中提出的內(nèi)容，他們甚至比這還要慢。不同的制造商之間也存在一些差異——似乎他們正在延長路線圖，讓它放慢速度。我們相信這是因為保持空間運轉(zhuǎn)需要非常高的投資?！?/p>

盡管如此，競爭風險仍然足夠高，以至于這些投資是不可避免的?！爸饕那斑M方向，主要的乘數(shù)，是向堆棧添加更多的層，”Rosmeulen 說?！斑M行 XY 縮小和縮小內(nèi)存孔的空間非常小。這很難做到。也許他們會在這里或那里擠壓幾個百分點，把孔放在一起，孔之間的縫隙更少，諸如此類。但這并不是最大的收獲。如果你能繼續(xù)堆疊更多的層，密度只能以目前的速度顯著提高?！?/p>

圖 4：NAND 制造中的 3D 步驟。來源：客觀分析

進一步堆疊似乎是合理的，除了整個過程的核心不可避免的問題。

“主要挑戰(zhàn)在于蝕刻，因為必須蝕刻具有非常高縱橫比的非常深的孔，”Rosmeulen 說?！叭绻憧纯瓷弦淮?128 層，這是一個大約 6、7 或 8 微米深的孔，只有大約 120 納米的直徑，極高的縱橫比。蝕刻技術有進步，可以一次性蝕刻更深的孔，但不會更快。您無法提高蝕刻速度。因此，如果工藝流程以沉積和蝕刻為主，而這些工藝步驟并沒有提高成本效率，那么添加更多層對于降低成本不再有效?！?/p>

蝕刻也只是多個步驟之一。“除了蝕刻之外，你還需要用非常薄的介電層上下均勻地填充這個孔，”Synopsys 的 Lin 說。“通常情況下，由于晶圓的化學性質(zhì)，沉積幾納米的層并不容易。在這里，他們必須一路向下才能填滿。有亞原子層沉積方法，但它仍然具有挑戰(zhàn)性。另一個大挑戰(zhàn)是壓力。如果你建立了如此多的層，這些層會經(jīng)歷一些蝕刻/沉積/清潔/熱循環(huán)，這可能會導致局部和全局壓力。在局部，因為在鉆孔后，需要在整個堆棧中切出一個非常深的溝槽。它變成了一個非常高的摩天大樓，搖搖欲墜。如果開始進行一些洗滌或其他過程，很多事情都可能導致兩座摩天大樓相互倒塌。那么就失去了收益。并且通過將如此多的材料相互疊放并切割不同的圖案，這會產(chǎn)生全局應力并導致晶圓翹曲，這將導致晶圓廠無法處理，因為晶圓必須是平的?！?/p>

值得注意的是，蝕刻正在穿過不同材料的層。

Objective Analysis 的 Handy 表示，三星的解決方案是創(chuàng)建極薄的層。“這對整個行業(yè)很有用，因為每個人都使用幾乎相同的工具來創(chuàng)造這些東西?！?/p>

讓它更好地工作

閃存的基本概念也存在固有的功能挑戰(zhàn)?！叭藗冊絹碓揭蕾囆枰絹碓綇姶蟮募m錯算法來與這些設備一起工作，”Cadence 的 Greenberg 說。

問題是 NAND 閃存設備內(nèi)置的智能并不多?！巴ǔＧ闆r下，SSD 發(fā)生在控制器端，”Greenberg 解釋說?！翱刂破髡谙?NAND 閃存設備發(fā)送命令，NAND 閃存設備會做出響應，但它并沒有太多的智能。它只是響應請求，例如針對特定地址的數(shù)據(jù)塊。NAND 閃存設備將簡單地響應該數(shù)據(jù)塊。但是在控制器端，你必須首先對接收到的數(shù)據(jù)進行糾錯，然后確定該塊中是否存在不可接受的錯誤數(shù)量，然后決定如何重新映射該塊地址空間并在其位置放置一個不同的塊。所有這些決定都發(fā)生在控制器端?！?/p>

盡管如此，由納米級摩天大樓建造的世界重新強調(diào)了 ONFI 控制器和 ONFI PHYS 等組件，并為設計人員提出了新的挑戰(zhàn)。

“內(nèi)存工廠可以生產(chǎn)的層數(shù)使與這些內(nèi)存接口的控制器的設計驗證問題變得非常復雜——而且它們可能并不那么明顯。SSD 控制器必須處理更多的內(nèi)存通道。將許多管道與越來越快（但永遠不夠快）的主機接口連接起來會在非常意想不到的地方產(chǎn)生瓶頸，”西門子的 Whitehead 說?！傲硪粋€設計驗證挑戰(zhàn)是功率。長期以來，大多數(shù)存儲控制器的優(yōu)先級較低，但現(xiàn)在已轉(zhuǎn)變?yōu)殛P鍵功能。移動到較小的幾何節(jié)點會有所幫助，但代價高昂。商業(yè)模式不能容忍重新旋轉(zhuǎn)，更不用說供應鏈難以排長隊了。上市時間的延遲讓高層管理人員非常清楚。存儲的增長動力甚至更多，這需要我們重新思考如何驗證設計。AI 加速器需要更大的存儲控制器，這可能會很快消耗您的仿真和原型設計能力。邊緣智能需要數(shù)量級更復雜的設計驗證。內(nèi)存計算，如 CSD，需要測試新的處理器組合，將 RTOS 和 HTOS 與以前看不見的工作負載混合在一起。”

這是人們?nèi)绱岁P注驗證 IP 的原因之一。

西門子數(shù)字工業(yè)軟件公司的 ICVS 產(chǎn)品經(jīng)理 Joe Hupcey 表示：“使用此 IP 的自動化可以快速生成測試平臺，讓設計和驗證團隊在幾分鐘內(nèi)啟動并運行?！?“這種生產(chǎn)力水平使我們能夠?qū)φ麄€設計進行架構(gòu)探索，從而盡早對所選擇的權衡取舍充滿信心。同時，它還建立了自動跟蹤指標的框架——如代碼、功能和場景覆蓋率，使團隊能夠衡量他們的進度并擁有做出簽核決定所需的數(shù)據(jù)。最后，基于我們在 CXL/PCIe 協(xié)議方面的專業(yè)知識，我們看到通用芯片互連快速 (UCIe) 等新興標準在使團隊能夠協(xié)作以快速設計和驗證這些大規(guī)?？蓴U展內(nèi)存模塊方面發(fā)揮著關鍵作用?！?/p>

此外，Imec 正在探索 3D NAND 的潛在新結(jié)構(gòu)。它展示了所謂的“溝槽架構(gòu)”，這是一種設計變體，其中存儲單元是溝槽側(cè)壁的一部分，兩個晶體管位于溝槽的相對兩端。Imec 鐵電體項目總監(jiān) Jan Van Houdt 解釋了它的價值：“與目前使用的環(huán)柵（或圓柱形）架構(gòu)相比，3D 溝槽架構(gòu)具有雙倍密度的潛力?！?/p>

然而，他接著指出了一些缺點?！坝袃蓚€高縱橫比（=具有挑戰(zhàn)性的）蝕刻步驟而不是一個，以及在閃光情況下隧道氧化物中的電場較低。第二個缺點在使用鐵電 FET 時不存在，這使得溝槽版本對鐵比對閃存更有吸引力?！痹撛O計仍處于原型階段。

結(jié)論

2016 年，專家指出，由于技術問題，3D NAND 可能會在 300 層或接近 300 層時失去動力。這似乎已被今天的謹慎樂觀所取代。

“在 SK海力士的 238 層之后我預計未來幾年層數(shù)將以大致相同的速度增加，”IBM 的 Pletka 說?！叭欢?，從技術角度來看，由于高縱橫比蝕刻工藝，增加層數(shù)受到挑戰(zhàn)，而且資本支出也受到挑戰(zhàn)，因為制造芯片的時間隨著層數(shù)的增加而增加。這就是為什么我們將通過制作更薄的層、橫向縮放（例如更密集地放置垂直孔）以及使用更有效的布局（例如共享位線和邏輯縮放）來看到新的縮放方向（例如，使用拆分門架構(gòu)或存儲更多每個單元的位數(shù)）。有了這些技術，預計 NAND 閃存的存儲密度至少在未來 5 到 10 年內(nèi)會以類似的速度增長。”

“當人們說我們不能超過這個層數(shù)時，沒有物理限制，”O(jiān)bjective Analysis 的首席分析師 Jim Handy 說?！霸?a target="_blank">半導體領域，總是有人說我們做不到。我們不能在 20 納米以下進行光刻?，F(xiàn)在，他們正在研究 1 納米。三星談到了 1000 層?！?/p>

編輯|：黃飛

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